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디지털 회로 실험 및 설계 - 74LS47 Driver를 이용한 7-Segment 실험 22025.05.161. 디지털 회로 실험 및 설계 이 보고서는 디지털 회로 실험 및 설계 과정에서 수행한 74LS47 Driver를 이용한 7-Segment 구동 실험에 대한 내용을 다루고 있습니다. 실험에서는 Sink 방식과 Source 방식의 회로를 구성하고, 전압과 전류를 측정하여 이론값과 실험결과를 비교 분석하였습니다. 또한 74LS47 소자를 이용한 BCD to 7-Segment Decoder Driver 회로를 구현하여 그 효과를 설명하고 있습니다. 마지막으로 실험 결과와 이론 분석 간의 오차 발생 원인을 전류 측정의 어려움, 점퍼선의 저...2025.05.16
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아날로그및디지털회로설계실습 (예비)설계실습 8. 래치와 플립플롭 A+2025.01.291. RS 래치 RS 래치의 특성을 분석하였습니다. NAND RS 래치와 NOR RS 래치의 진리표를 나타내고, 이론적인 상태도를 그렸습니다. PSPICE를 활용하여 진리표의 결과를 확인하였습니다. 1. RS 래치 RS 래치는 디지털 회로에서 널리 사용되는 기본적인 메모리 소자입니다. 이 소자는 두 개의 NOR 게이트로 구성되어 있으며, 하나의 입력이 1일 때 다른 입력이 0이 되면 출력이 반전되는 특성을 가지고 있습니다. 이를 통해 상태를 저장하고 유지할 수 있습니다. RS 래치는 간단한 구조와 동작 원리로 인해 플립플롭, 카운터...2025.01.29
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7 segment counter 결과보고서(틴커캐드)2025.05.031. 7 segment decoder와 7 segment LED 7 segment decoder와 7 segment LED를 연결해 Decoder에 입력되는 이진수에 따라 대응되는 10진수의 표기를 LED를 통해 확인할 수 있었다. 입력은 0000부터 1111까지 실험을 진행했으며, 0부터 9까지 입력되는 이진수와 대응되는 10진수가 7 segment LED에 디지털 숫자 표기로 나타났다. 그러나 10부터 15까지는 한 개의 7 segment LED로는 표기할 수 없어 입력값에 따른 표기가 나타나지 않았다. 2. 4 bit deca...2025.05.03
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디지털 회로 실험 및 설계 - 기본 논리 게이트(Gate) 및 TTL, CMOS I.F 실험 22025.05.161. 디지털 회로 실험 및 설계 이 보고서는 디지털 회로 실험 및 설계 과정에서 수행한 기본 논리 게이트(Gate) 및 TTL, CMOS I/F 실험에 대한 내용을 다루고 있습니다. 실험에서는 전압 레벨 측정, OR + Inverter 진리표 작성, AND-OR-NOT 게이트를 이용한 XOR 설계, CMOS와 TTL 인터페이스 등을 다루었으며, 이론값과 실험 결과를 비교 분석하였습니다. 오차 분석에서는 전류 측정의 어려움, 점퍼선의 저항, 브래드 보드의 불확실성 등이 원인으로 지적되었습니다. 1. 디지털 회로 실험 및 설계 디지털 ...2025.05.16
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인하대 VLSI 설계 6주차 Flip-Flop2025.05.031. Latch Latch는 하나 이상의 비트들을 저장하기 위한 디지털 논리회로로, 데이터 입력 In, 클럭 입력 CLK, 출력 Q로 이루어진다. Latch의 종류에는 Negative Latch와 Positive Latch가 있으며, Negative Edge에서는 clk = 1일 때 Q가 기존의 값을 유지하고 clk = 0일 때 In의 값이 출력 Q로 나오며, Positive Edge에서는 clk = 1일 때 In의 값이 출력 Q로 나오고 clk = 0일 때 Q가 기존의 값을 유지한다. 2. Flip-Flop Flip-Flop은 2...2025.05.03
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플립플롭회로의 종류와 진리표2025.01.191. SR 플립플롭 SR 플립플롭은 가장 기본적인 플립플롭이다. set-reset 플립플롭은 두 입력, 즉 set 및 reset 입력을 가지고 있으며, 이 입력을 통해 상태를 변경할 수 있다. 두 개의 입력 S와 R이 있고, 두 개의 출력 Q와 Q'이 있는데, 이는 보수 관계다. S와 R에 입력하는 값에 따라 SR 플립플롭의 저장값이 달라진다. 2. JK 플립플롭 JK 플립플롭은 세 개의 입력(J, K, 및 클럭)을 가지고 있으며, 복잡한 상태 변화를 허용한다. SR 플립플롭은 모두 입력이 1인 경우 부정(X)이므로 사용 불가능, ...2025.01.19
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컴퓨터구조(전자계산시 논리회로에서 조합논리회로와 순서논리회로의 차이점)2025.05.161. 조합논리회로 조합논리회로란 현재의 입력값에 따라 출력에는 항상 똑같은 값이 결정되는 논리회로로, 기억 장치가 따로 쓰이지 않는 논리회로를 의미한다. 조합논리회로는 논리곱, 논리합, 논리 부정의 세 가지 기본 논리 회로를 조합하여 구성되며 입력, 논리 게이트, 출력으로 구성된다. 조합논리회로에는 반가산기, 전가산기, 반감산기 등이 있다. 2. 순서논리회로 순서논리회로는 이전 상태에서의 신호 및 외부 입력 신호에 따라 출력이 결정되는 회로로, 이전 상태를 계속 유지하기 위해서는 되먹임 논리회로를 가지고 있어야 한다. 순서논리회로는...2025.05.16
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디지털 회로 실험 및 설계 - 74LS192를 이용한 Up-Down Counter 실험 22025.05.161. 74LS47 74LS47은 이진 부호화된 4비트 BCD(Binary-Coded Decimal) 입력을 받아서 해당하는 7-세그먼트 LED 디스플레이를 제어하기 위한 7개의 출력을 생성하는 소자입니다. 이 소자를 이용하여 7-세그먼트를 효율적으로 제어할 수 있었습니다. 2. 74LS192 74LS192는 4비트 동기 카운터 칩으로, 디지털 회로에서 주로 사용되며 카운트를 증가 또는 감소시키기 위한 입력 신호를 받는 특징을 가지고 있습니다. 이 소자와 스위치를 이용하여 순차적으로 카운트를 증가 또는 감소시킬 수 있었습니다. 3. ...2025.05.16
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[예비보고서] 8.래치와 플립플롭2025.04.251. RS 래치 RS 래치는 Set과 Reset 입력을 가지고 있으며, CLK가 0일 때는 이전 출력이 유지되고 CLK가 1일 때는 입력에 따라 동작이 결정됩니다. R=1이면 Q(t+1)=1이 되어 Reset 상태가 되고, S=1이면 Q(t+1)=0이 되어 Set 상태가 됩니다. 또한 R=S=1은 정의되지 않으며, R=S=0은 CLK=0인 경우와 마찬가지로 이전 출력이 유지됩니다. 1. RS 래치 RS 래치는 디지털 회로에서 널리 사용되는 기본적인 메모리 소자입니다. 이 소자는 두 개의 상호 연결된 NOR 게이트로 구성되어 있으며,...2025.04.25
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논리회로 시간 지연 측정 실험 보고서2025.01.281. 논리회로 시간 지연 측정 이 실험은 논리회로의 기본 구성 요소인 인버터 IC를 이용하여 NOT 게이트 2개를 구성하고, 함수발생기와 오실로스코프를 활용하여 신호 전송 시간차를 측정함으로써 논리회로의 시간 지연 측정을 분석하는 것을 목표로 하였습니다. 실험을 통해 논리회로의 시간 지연 측정 및 오차 분석의 중요성을 인식하게 되었습니다. 2. 디지털 회로 설계 이 실험을 통해 디지털 회로 설계 시 지연 시간의 영향을 최소화하기 위한 방법이 필요함을 인식하게 되었습니다. 회로의 설계 및 동작 원리와 관련된 지연 시간 문제를 고려해야...2025.01.28
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