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실험 22_연산 증폭기 특성 결과보고서2025.04.281. 연산 증폭기의 전압 이득 실험을 통해 연산 증폭기의 전압 이득을 측정하였다. 입력 전압의 크기가 증가함에 따라 출력 전압의 크기도 증가하는 모습을 보였다. 이를 통해 연산 증폭기의 전압 이득 특성을 확인할 수 있었다. 2. 연산 증폭기의 입력 및 출력 스윙 레벨 실험을 통해 연산 증폭기의 입력 및 출력 스윙 레벨을 측정하였다. 입력 전압의 크기가 증가함에 따라 출력 전압의 크기도 증가하는 모습을 보였다. 이를 통해 연산 증폭기의 입력 및 출력 스윙 레벨 특성을 확인할 수 있었다. 3. 연산 증폭기의 공통 모드 전압 이득 실험을...2025.04.28
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실험 13_공통 게이트 증폭기 예비 보고서2025.04.271. 공통 게이트 증폭기 공통 게이트 증폭기는 입력 임피던스가 작아 전류를 잘 받아들이는 특성이 있다. 이 실험에서는 공통 게이트 증폭기의 동작 원리를 살펴보고, 증폭기의 전압 이득 및 특성을 실험을 통하여 확인하고자 한다. 2. 공통 게이트 증폭기의 전압 이득 공통 게이트 증폭기의 전압 이득은 소오스 축퇴 저항이 있는 공통 소오스 증폭기와 같고, 위상만 반대임을 알 수 있다. 3. 공통 게이트 증폭기의 입력 임피던스 공통 게이트 증폭기의 입력 임피던스는 공통 소오스 증폭기에 비해서 매우 작음을 알 수 있다. 이를 이용하면 별도의 ...2025.04.27
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능동 부하가 있는 공통 소오스 증폭기의 실험 결과2025.01.021. 공통 소오스 증폭기 공통 소오스 증폭기는 NMOS와 PMOS 트랜지스터를 사용하여 구성된 증폭기 회로입니다. 이 실험에서는 능동 부하가 있는 공통 소오스 증폭기의 특성을 측정하고 분석하였습니다. 실험 결과에 따르면, 입력 전압이 0~3V 범위에서 출력 전압이 일정하게 유지되다가 4V 이상에서 급격히 감소하는 것을 확인할 수 있었습니다. 또한 전압 이득은 약 85V/V로 측정되었습니다. 이러한 결과는 회로 구성 요소의 특성, 바이어싱, 주파수 응답 등 다양한 요인에 의해 영향을 받는 것으로 분석됩니다. 1. 공통 소오스 증폭기 ...2025.01.02
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증폭기의 주파수 응답 특성2025.01.021. 공통 소스 증폭기의 주파수 응답 특성 공통 소스 증폭기의 입력-출력에 원하는 DC 전압 및 전압 이득이 나오게 하기 위해 DC 전류와 전류를 결정하여 회로를 구성했습니다. 입력 신호의 주파수를 변화시키면서 전압 이득의 변화를 측정하여 보드 선도를 그렸고, 이를 통해 3dB 대역폭을 구했습니다. 또한 이득 대역폭 곱을 계산하고, 이를 증가시키기 위한 방안으로 회로를 closed loop로 만드는 것을 제안했습니다. 2. 공통 소스 증폭기의 소신호 등가 모델 그림 [18-5]의 실험회로를 소신호 등가 모델을 사용하여 등가회로로 표...2025.01.02
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전자회로실험 과탑 A+ 결과 보고서 (실험 18 증폭기의 주파수 응답 특성)2025.01.291. 증폭기의 주파수 응답 특성 이번 실험에서는 증폭기의 주파수 응답 특성을 이해하기 위해 다양한 주파수 조건에서 증폭기의 이득 변화를 측정하고 분석하였습니다. 주파수가 낮을 때는 이득이 일정하게 유지되지만, 특정 주파수를 넘어가면 이득이 급격히 감소하는 현상을 관찰할 수 있었습니다. 이를 통해 증폭기의 대역폭을 결정하는 3dB 주파수의 중요성을 확인할 수 있었으며, 대역폭이 제한되는 원인이 회로 내부의 기생 요소나 소자의 대역폭 한계 등 다양한 요인에 의해 발생한다는 점도 인식하게 되었습니다. 2. 3dB 주파수 계산값과 측정값의...2025.01.29
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전자회로실험 과탑 A+ 결과 보고서 (실험 12 소오스 팔로워)2025.01.291. 소오스 팔로워 회로 소오스 팔로워 회로는 전압 버퍼로도 불리며, 입력 신호를 증폭하지 않고 동일한 위상의 신호를 출력하지만, 출력 저항을 낮추고 전류를 증폭하는 역할을 한다. 이 회로의 주요 특성은 입력과 출력의 관계, 전압 이득, 출력 저항 감소, 전류 이득 등이다. 2. 소오스 팔로워 회로의 실험 결과 실험을 통해 R_S 값이 MOSFET의 동작 점과 회로의 전류 흐름에 중요한 역할을 한다는 점을 확인할 수 있었다. 또한 입력 전압 변화에 따른 출력 전압 변화를 측정하여 소오스 팔로워의 전압 이득이 거의 1에 가까운 것을 ...2025.01.29
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JFET와 증폭기 특성 실험 결과 보고서2025.11.181. JFET (Junction Field Effect Transistor) JFET는 접합형 전계효과 트랜지스터로, 본 실험에서 K117 소자를 사용하여 Common Source Amplifier로의 동작을 확인했다. 게이트에 소신호를 인가하고 드레인에 DC 바이어스를 적용하여 증폭 특성을 측정했으며, 입력 소신호의 위상이 반대가 되어 출력 소신호로 나타나는 위상 반전 특성을 관찰했다. 2. Common Source 증폭기 JFET의 Common Source 구성은 기본적인 증폭 회로로, 입력 소신호 38.4mV에 대해 출력 소신...2025.11.18
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달링턴 및 캐스코드 증폭기 회로 실험2025.11.171. 달링턴 회로 2개 이상의 트랜지스터를 직결하여 사용하는 복합 회로로, pnp 또는 npn형 트랜지스터 2개를 조합시켜 1개의 등가 트랜지스터로 만드는 접속 방법이다. 전류 증폭률은 2개 트랜지스터의 곱으로 되어 매우 커진다. 직결형 컬렉터 접지 회로로도 불리며, 특성이 개선되어 고감도의 직류 증폭기, 고입력 저항 증폭기, 전력 증폭기 등에 사용된다. 2. 캐스코드 회로 초단에 이미터 접지 증폭 회로, 다음 단에 베이스 접지 증폭 회로를 종속으로 접속한 증폭 회로이다. 출력 임피던스가 커질 뿐만 아니라 높은 이득을 갖는 증폭기로...2025.11.17
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다단 증폭기 RC 결합기 실험2025.11.171. JFET (접합형 전계효과 트랜지스터) JFET는 3개의 단자를 가진 반도체로 PNP 및 NPN 트랜지스터와 달리 게이트, 드레인, 소스 단자로 구성된다. 교류 전압 이득, 입력 임피던스, 출력 임피던스 등의 특성을 가지며, 단일 트랜지스터 증폭기를 종속 연결하여 다단 증폭기를 구성할 수 있다. 2. 다단 증폭기 설계 및 특성 두 개의 JFET 트랜지스터를 RC 결합기로 연결하여 다단 증폭기를 구성한다. IDSS와 VP를 측정하여 직류 바이어스를 계산하고, 공통 소스 회로의 전압 이득을 구한다. 실험에서 VDD=+20V, RG...2025.11.17
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MOSFET Source Follower 증폭기 설계 및 특성 분석2025.11.181. Source Follower (Common Drain) 회로 Source follower는 MOSFET의 드레인을 공통으로 하는 회로 구성으로, AC 회로 변환을 통해 전압이득 A_V를 계산한다. 입력 임피던스 R_i는 R1과 R2의 병렬값이고, 출력 임피던스 R_o는 1/g_m과 R_S, r_o의 병렬값으로 표현된다. 이 회로는 버퍼로서의 역할을 하며 입력 임피던스는 크고 출력 임피던스는 작은 특성을 가진다. 2. MOSFET 전압이득 및 임피던스 특성 실험에서 측정된 전압이득 A_V는 0.942로, 이론값 0.99와 유사한...2025.11.18
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