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[전자공학응용실험]12주차_8차실험_실험 20 차동 증폭기 기초 실험_결과레포트_A+2025.01.291. 차동 증폭기 기초 실험 이번 실험은 차동 증폭기 기초 실험으로써 전에 배운 전류 거울을 사용하여 전류를 MOSFET의 W/L의 비율로 흐르게 하고, 2개의 common source를 대칭으로 사용하여 공통 모드 입력을 인가해준다. 이로써 바이어스를 I/2로 잡아줄 수 있게 된다. 실험을 진행하면서 오실로스코프 프로브가 불안정하여 선을 잡고 진행하여야 출력이 잘 나오는 현상이 발생하여 어려움을 겪었다. 또한 클리핑이 일어나는 지점을 찾을 때, 출력에 클리핑이 잘 일어나는 지점을 찾기 위해 입력 전압을 400mVpp까지 올리게 되...2025.01.29
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에너지변환실험 A+레포트_차등증폭기2025.01.131. 단일입력 차동 증폭기 단일입력 차동 증폭기의 출력파형을 입력파형과 비교하고, 위상관계를 살펴본다. 서로 반대의 위상을 갖거나, 차동모드인 두 입력에 대한 차동 증폭기의 출력파형을 관찰하고, 입력파형과의 위상관계를 살펴본다. 2. 차동 증폭기의 출력파형 두 입력신호에 대한 차동 증폭기의 출력파형을 관찰한다. 3. 차동 증폭기의 전압이득 차동 증폭기의 전압이득을 확인한다. 4. 차동 증폭기의 구조 차동 증폭기는 두 개의 입력과 하나의 출력을 갖는 두 개의 트랜지스터로 구성되어 있다. 트랜지스터와 컬렉터의 부하저항으로 브리지를 구성...2025.01.13
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연산 증폭기와 그 응용2025.05.011. 이상적인 연산 증폭기 이상적인 연산 증폭기를 가정했을 때, 전류 측면에서는 연산증폭기 내부 저항이 무한대이므로 흘러들어가는 전류가 없다. 전압 측면에서는 offset 전압이 0이 되어 두 입력 단자의 전압이 동일하다. 따라서 출력은 V0=A(v1-v2)로 표현되며, 증폭률 A가 무한대이므로 v1=v2가 된다. 2. 가상 단락과 가상 접지 가상 단락은 두 입력 단자 사이의 전압이 0에 가까워 단락된 것처럼 보이지만, 실제로는 두 단자의 전류가 0인 특성을 말한다. 가상 접지는 반전 증폭기 구성에서 + 입력 단자가 접지와 연결되어...2025.05.01
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연산증폭기 예비보고서(고찰포함)A+2025.01.131. 연산증폭기 연산증폭기는 덧셈, 뺄셈, 곱셈, 나눗셈, 미분, 적분 등의 수학적 연산 기능을 수행할 수 있는 전압 이득이 매우 큰 증폭기입니다. 연산증폭기는 5개의 단자로 구성되어 있으며, 양의 전압과 음의 전압을 받아들여 출력값을 만들어냅니다. 연산증폭기는 두 입력 전압의 차이를 증폭하여 출력 전압을 생성합니다. 반전 증폭기와 비반전 증폭기는 연산증폭기의 대표적인 회로 구성 방식입니다. 2. 반전 증폭기 반전 증폭기는 연산증폭기의 두 입력 단자로 들어가는 전류가 0A이고, 두 입력 단자 사이의 전압차도 0V입니다. 따라서 저항...2025.01.13
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A+ 정보통신실험 4주차 예비보고서 - OP-AMP 연산 증폭 회로2025.01.041. 연산 증폭기 연산 증폭기는 두 입력단자에 인가된 신호의 차를 연산 증폭기의 자체 이득만큼 증폭한 후 단일 신호로 출력합니다. 이상적인 연산 증폭기는 개방루프 이득과 입력저항이 무한대, 입력 바이어스 전류와 출력저항이 0, 공통 모드 제거비가 무한대의 특성을 가집니다. 연산 증폭기에는 가상단락과 가상접지 특성이 있어 부귀환을 걸어 사용하면 선형동작 범위가 넓어집니다. 2. 반전 증폭기 반전 증폭기는 폐루프 이득의 부호가 마이너스(-)로, 입력신호와 출력신호의 위상이 반전됩니다. 반전 증폭기에 두 개 이상의 입력이 인가되면 반전 ...2025.01.04
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[A+]건국대 전기전자기초실험1 5주차 결과보고서2025.01.151. 반전 가산 증폭기 실험을 통해 반전 가산 증폭기 회로를 구성하고, V3와 V4를 변경하며 모의실험 결과와 실제 실험 결과를 비교하였습니다. 실험 결과는 모의실험 결과와 유사하게 나타났습니다. 2. 비반전 가산 증폭기 실험을 통해 비반전 가산 증폭기 회로를 구성하고, V3와 V4를 변경하며 계산 결과, 모의실험 결과, 실제 실험 결과를 비교하였습니다. 실험 결과는 계산 결과와 모의실험 결과와 유사하게 나타났습니다. 3. 차동 증폭기 실험을 통해 차동 증폭기 회로를 구성하고, 공통전압 V3에 1V를 인가하여 출력 전압을 측정하였습...2025.01.15
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서강대학교 22년도 전자회로실험 11주차 결과레포트2025.01.131. 전류원 및 전류미러 전자회로실험 예비/결과 보고서실험 11주차. 전류원 및 전류미러/MOSFET 차동 증폭기분반조학번이름시작15:00종료17:30실험시작/종료시간 기재(통계목적임)예비보고서는 아래 각 문항 중 (예비)라고 되어 있는 부분을 수행하여 작성한다.결과보고서는 측정결과 및 분석을 추가하고, 설계과제를 수행하여 결과를 작성한다.회로 구성 사진 및 측정화면 사진은 실험 조원의 학생증 등 ID 가 보이도록 촬영함 2. MOSFET 차동 증폭기 전자회로실험 예비/결과 보고서실험 11주차. 전류원 및 전류미러/MOSFET 차동...2025.01.13
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연산증폭기(uA741)의 슬루율과 공통모드 제거비 특성 실험2025.11.171. 슬루율(Slew Rate) 연산증폭기에 계단입력이 인가되었을 때 시간에 따른 출력전압의 최대 변화율을 의미한다. 슬루율이 높을수록 연산증폭기의 응답시간이 짧고 주파수 응답이 양호하다. 슬루율은 연산증폭기의 내부 증폭단의 주파수응답 특성과 관련되며, 높은 주파수의 입력 신호로 단위이득을 갖는 대신호 증폭기에서 측정된다. uA741의 슬루율은 약 0.5V/μs이며, 실험 시뮬레이션 결과는 약 0.429V/μs로 측정되었다. 2. 공통모드 제거비(CMRR) 공통모드 제거비는 차동 증폭기에서 공통모드 신호를 제거하는 능력을 나타내는 ...2025.11.17
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BJT 다단 증폭기 설계 및 구현2025.11.141. 차동 증폭기(Differential Amplifier) BJT를 이용한 차동 증폭기는 두 개의 트랜지스터로 구성되며, 공통 이미터 저항을 통해 고정된 꼬리 전류를 생성한다. 비반전 입력과 반전 입력을 받아 단측 또는 차동 출력을 생성할 수 있다. 입력 임피던스는 2βr'e로 CE 증폭기보다 2배 높으며, 공통신호 제거비(CMRR)는 R_E/r'e로 표현된다. 차동 증폭기의 전압이득은 A_V = R_C/(2r'e)이고, 공통신호에 대한 이득은 A_V(CM) = R_C/(2R_E)이다. 2. VDB 증폭기(Voltage Divid...2025.11.14
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서강대학교 고급전자회로실험 3주차 예비/결과레포트 (A+자료)2025.01.211. MOSFET 바이어스 회로 및 차동 증폭기 실험 1에서는 nMOS 정전류원 회로를 구성하고 RREF 값에 따른 IREF 전류를 측정하였다. 실험 결과 RREF가 200Ω일 때 IREF가 20mA에 가장 가까운 값을 가짐을 확인하였다. 또한 VX 변화에 따른 ISS 전류를 측정하여 VX가 0.7V 이상일 때 ISS가 거의 일정한 값을 유지함을 확인하였다. 이를 통해 channel length modulation 효과로 인해 실제 전류원 회로에서는 이상적인 정전류원 특성이 나타나지 않음을 알 수 있었다. 실험 2에서는 차동증폭기의...2025.01.21
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