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[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 3 실험결과보고서2025.05.011. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. IEEE 1364로 표준화되어 있으며 회로 설계, 검증, 구현 등의 용도로 사용할 수 있습니다. Verilog HDL을 사용하면 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성할 수 있습니다. 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험하는 Test bench로 구성되어 있습니다. 주로 Data Flow level과 Structural level을 이용한 설계를 사용...2025.05.01
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논리회로설계실험 2주차 XNOR gate 설계2025.05.151. XNOR Gate 이번 실험의 목적은 Truth table과 Boolean expression으로 나타내고 Verilog 코드를 구현하는 3가지 방식인 Behavioral modeling, Gate-level modeling, Dataflow modeling을 이용하여 XNOR gate를 구현하는 것이다. XNOR gate는 A와 B가 서로 같은 값일 때 TRUE, 즉 1을 Output으로 출력한다. Boolean expression으로는 A⊙B = AB + A'B'로 나타낼 수 있다. 3가지 모델링 방식으로 XNOR gate...2025.05.15
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[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 2 실험결과보고서2025.05.011. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. IEEE 1364로 표준화되어 있으며 회로 설계, 검증, 구현 등의 용도로 사용할 수 있습니다. HDL을 사용해 설계할 경우 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성할 수 있습니다. 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험하는 Test bench로 구성되어 있습니다. 모듈 단위로 설계하며, Behavioral level, Data Flow level, St...2025.05.01
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논리회로및실험 레포트2025.01.181. AND 게이트 AND 게이트는 두 개 이상의 입력과 하나의 출력으로 구성되며, 진리표에 따라 논리곱(logical conjunction)을 구현한 것이다. 입력 A와 B가 모두 참일 때만 출력 C가 참이 된다. 2. OR 게이트 OR 게이트는 두 개 이상의 입력과 하나의 출력으로 구성되며, 진리표에 따라 논리합(logical sum)을 구현한 것이다. 입력 A 또는 B 중 하나라도 참이면 출력 C가 참이 된다. 3. XOR 게이트 XOR 게이트는 두 입력의 비동일성을 판단하는 비등가(non-equivalence) 게이트로, 두...2025.01.18
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전기및디지털회로실험 실험6 결과보고서2025.01.121. 논리조합회로 설계 실험을 통해 논리게이트의 조합으로 복잡한 논리적 함수관계를 구현하는 방법을 익히고, 불필요하게 복잡한 논리함수를 단순화시키는 카르노맵 활용법과 돈케어 조건 다루는 방법을 실습하였다. 또한 조합논리회로 설계의 예로 덧셈기(가산기)의 회로를 구현하여 반가산기와 전가산기의 기본동작을 이해하고 실제 회로설계에 적용하는 능력을 키웠다. 2. 논리회로 설계 및 구현 실험을 통해 주어진 조건을 만족시키는 부울함수를 구하기 위해 카르노맵과 don't care condition을 사용하여 SOM 형태의 부울대수식을 얻고, 이...2025.01.12
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광운대학교 전기공학실험 실험6. 논리조합회로의 설계 결과레포트 [참고용]2024.12.311. 논리조합회로의 설계 이 실험에서는 논리게이트 조합을 통해 복잡한 논리적 함수관계를 구하는 연습을 진행하고, K-map을 응용하여 논리함수를 효율적으로 단순화시키는 방법을 배웁니다. 또한 don't care 조건을 다루고, 조합논리회로 설계를 직접 해보며 가산기의 회로를 구현하고 반가산기와 전가산기의 기본 동작을 이해함으로써 논리회로 조작능력을 기릅니다. 2. 논리회로 설계 및 검증 실험을 통해 다양한 논리회로를 설계하고 구현하여 그 동작을 확인합니다. 예를 들어 4개의 버튼을 이용한 논리회로, 반가산기 및 전가산기 회로 등을 ...2024.12.31
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디지털시스템설계실습_HW_WEEK72025.05.091. DFF with synchronous reset and enable 이번 실습에서는 DFF with synchronous reset and enable를 구현하였습니다. 실습 강의노트에 주어진 코드를 입력했지만, 결과 파형을 분석할 때 Q와 QBAR의 값이 반전되지 않는 결과가 생겼습니다. 이는 변수명을 잘못 입력해 생긴 결과였지만, 강의노트에 있는 모듈 코드에서 posedge clk과 'negedge reset'을 추가한 것이 asynchrous 일 때 쓰는 것처럼 보였습니다. 또한 D-FF의 동작원리에 대해서도 다시 한 번...2025.05.09
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BCD code, 세븐 세그먼트에 대한 이론 및 회로2025.05.101. BCD code BCD는 Binary Coded Decimal의 약자로서 이진코드의 십진화를 의미한다. 일반적으로 BCD 코드란 8421코드를 의미하며 각 비트의 자리값은 MSB에서부터 8,4,2,1로 되기 때문에 가중코드라고 한다. BCD코드에서는 10진수의 한자리 수인 0~9까지만을 숫자로 표현하고 그 이상의 숫자에서 대해서는 don't care한다. BCD코드의 덧셈을 하려면 ①2진수의 덧셈의 규칙에 따라 두 수를 더하고 ②연산결과 4비트의 값이 9거나 9보다 작으면 그대로 결과값으로 사용하고 ③ 연산결과 4비트의 값이 ...2025.05.10
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논리회로설계실험 8주차 register 설계2025.05.151. 8-bit register 이번 실습에서는 8-bit register와 8-bit shift register를 structural modeling으로 구현하였습니다. 8-bit register는 입력 신호 IN[7:0]을 클럭 엣지에서 출력 신호 OUT[7:0]으로 그대로 전달하는 기능을 합니다. 또한 리셋 신호 RST가 1일 때 출력을 0으로 초기화합니다. 실험 결과 behavioral modeling과 structural modeling의 출력이 일치하여 8-bit register가 정상적으로 작동함을 확인하였습니다. 2....2025.05.15
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고려대학교 디지털시스템실험 A+ 6주차 결과보고서2025.05.101. SR Latch SR Latch 회로를 Gate level modeling을 사용하여 설계하고 시뮬레이션을 수행하였습니다. SR Latch의 동작 원리와 특성을 이해할 수 있었습니다. 2. D Flip Flop D Flip Flop 회로를 Gate level modeling을 사용하여 설계하고 시뮬레이션을 수행하였습니다. D Flip Flop의 동작 원리와 특성을 이해할 수 있었습니다. 3. JK Flip Flop JK Flip Flop 회로를 Gate level modeling을 사용하여 설계하고 시뮬레이션을 수행하였습니다....2025.05.10
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