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디지털시스템설계실습_HW_WEEK112025.05.091. 7 세그먼트 업다운 카운터 이 프레젠테이션은 7 세그먼트 업다운 카운터를 구현하는 방법을 설명합니다. 이를 위해 Verilog 코드를 사용하여 상태 머신을 설계하고, 각 상태에 따라 7 세그먼트 디스플레이의 출력을 제어합니다. 또한 시뮬레이션을 통해 동작을 확인하고, 합성 후 critical path delay를 분석합니다. 이를 통해 FSM 설계의 효율성과 7 세그먼트 디스플레이의 작동 원리를 이해할 수 있습니다. 2. 상태 머신 설계 이 프레젠테이션에서는 7 세그먼트 업다운 카운터를 구현하기 위해 상태 머신을 설계합니다. ...2025.05.09
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기초 회로 실험 제 25장 테브닌 정리(예비레포트)2025.01.171. 테브닌 정리 테브닌 정리는 임의의 선형 2단자 회로에서 직렬회로인 테브닌 등가전압과 테브닌의 등가 저항으로 대체 가능하다는 정리입니다. 테브닌 등가전압은 부하 저항을 제거했을 때 양단에 걸리는 전압이고, 테브닌의 등가 저항은 전압원을 단락 시킨 상태에서 개방된 부하의 양 단자의 합성 저항값입니다. 이를 통해 복잡한 회로를 간단한 등가회로로 표현할 수 있습니다. 2. 테브닌 정리를 이용한 비평형 브리지 회로 해석 비평형 브리지 회로에서 테브닌 정리를 이용하면 등가회로를 보다 쉽게 구할 수 있습니다. 부하 저항을 제거한 상태에서의...2025.01.17
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심전도 (ECG) 필터 설계2025.04.291. 계측증폭기 설계 계측증폭기는 세 개의 op-amp를 사용하여 설계되었습니다. 입력 신호를 약 100배 증폭하기 위해 저항 값을 조정하였습니다. 2. 협대역차단필터 설계 협대역차단필터는 op-amp를 이용하여 설계되었습니다. 60Hz 주파수 대역을 잘 차단하는 것을 확인할 수 있었습니다. 3. 대역통과필터 설계 대역통과필터는 저역통과필터와 고역통과필터가 혼합된 형태로 설계되었습니다. 0.5Hz~100Hz 대역의 심전도 신호를 통과시키도록 설계하였습니다. 4. PSPICE 해석 및 검증 PSPICE 시뮬레이션 결과, 60Hz 잡음...2025.04.29
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논리회로설계실험 3주차 Adder 설계2025.05.151. 1-bit Full Adder 이번 실습에서는 1-bit full adder를 dataflow modeling과 gate-level modeling 두 가지 방법으로 직접 구현해 보았습니다. truth table과 Karnaugh map을 이용해 구한 Boolean expression을 바탕으로 구현하였으며, 이를 통해 adder의 작동 방식을 더 깊이 이해할 수 있었습니다. 2. 4-bit Full Adder 1-bit full adder를 이용하여 4-bit full adder를 구현하였습니다. 4개의 1-bit full ...2025.05.15
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[전기회로설계실습] 설계 실습 4. Thevenin 등가회로 설계2025.05.131. Thevenin 등가회로 설계 본 실험은 복잡한 회로를 간단한 등가회로로 만드는 Thevenin등가회로를 직접 설계, 제작, 측정하여 원본 회로 및 이론값과 비교하는데에 의의가 있다. 브리지회로를 구성하여 R_L에 걸리는 전압과 전류를 측정하였고, 오차율이 0.3%로 비교적 정확한 실험이 이루어졌다고 판단된다. R_Th와 V_Th를 측정하여 이론값과 비교한 결과 오차율이 작은 것으로 나타났다. 설계한 등가회로 검증실험에서 복잡한 회로가 Thevenin의 정리가 적용됨을 오차율 0%로 검증하였다. 추가적으로 R_L이 R_Th와 ...2025.05.13
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논리회로설계실험 6주차 D Latch 설계2025.05.151. D Latch 이번 실습의 목표는 D Latch를 Behavioral modeling, Dataflow modeling, Gate-level modeling, 그리고 Structural modeling으로 구현하는 것입니다. D Latch의 기본적인 구조와 작동 방식을 이해하고, 이를 바탕으로 다양한 모델링 방법을 통해 D Latch를 구현하였습니다. 이를 통해 논리회로 설계에 대한 이해도를 높일 수 있었습니다. 2. Schematic 설계 D Latch의 schematic을 두 가지 방법으로 그려보았습니다. 첫 번째는 log...2025.05.15
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키르히호프 법칙 실험2025.01.271. 키르히호프 법칙 키르히호프의 법칙은 전기 회로 분석에 사용되는 기본적인 법칙입니다. 키르히호프 제1법칙(분기점 법칙 또는 전류법칙)은 회로의 임의의 한 접속점에 유입되는 전류의 총합은 유출되는 전류의 총합과 같다는 것입니다. 키르히호프 제2법칙(고리법칙 또는 전압법칙)은 닫힌 회로 내에서 전압의 대수합은 0이라는 것입니다. 이 실험에서는 키르히호프의 법칙을 이해하고 실험을 통해 증명하는 것이 목적입니다. 2. 전류 전류는 단위 시간당 흐르는 전하의 비율을 나타내는 물리량입니다. 옴의 법칙에 따르면 전류는 전압에 비례하고 저항에...2025.01.27
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RC회로의 시정수 측정회로 및 방법설계 결과보고서 (보고서 점수 만점/A+)2025.04.251. RC회로의 시정수 측정 주어진 시정수를 갖는 RC회로를 만들어 설계하고 충전, 방전하며 전압을 측정하는 실험을 하였다. 완전한 충방전이 일어나도록 하는 전압과 시간 상수를 주기로 갖는 전압을 인가한 상태에서 오실로스코프를 통해 저항과 커패시터의 파형을 확인할 수 있었다. 2. DMM의 내부저항 측정 22MΩ 저항을 연결하고 DMM으로 전압을 측정하여 DMM의 내부저항을 계산하였다. DMM의 내부저항이 10MΩ에 근사하게 측정되었으며, 직렬로 큰 저항이 연결된 회로에서 DMM으로 전압을 측정할 경우 실제 전압과 다를 수 있다는 ...2025.04.25
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분압기와 분류기 실험 보고서2025.04.271. 직렬 회로 실험 직렬 회로 실험을 통해 직렬 연결 시 각 저항에 걸리는 전압이 저항의 크기에 비례함을 확인했다. 또한 멀티미터의 측정값으로부터 전원전압 ≈각 저항에 걸린 전압 ≈ 를 확인할 수 있었다. 또한 <저항값/전압>이 180으로 수렴하므로, <저항값 비 = 전압 비>임을 확인할 수 있었다. 2. 병렬 회로 실험 병렬 회로 실험을 통해 회로망에서 저항을 병렬로 연결 시 각 저항을 통해 걸리는 전압은 동일함을 확인했다. 또한 멀티미터의 전류 측정값으로부터 임을 확인할 수 있었고, 각 저항값이 1 으로 ...2025.04.27
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논리회로설계실험 4주차 MUX 설계2025.05.151. 4:1 MUX 4:1 MUX는 4개의 입력 a, b, c, d와 2개의 선택 입력 s1, s0, 그리고 하나의 출력으로 구성되어 있다. 선택 입력 s1, s0의 조합에 따라 4개의 입력 중 하나가 출력으로 선택된다. 이를 Karnaugh map과 Boolean 식으로 표현할 수 있으며, Verilog를 이용하여 dataflow modeling과 gate-level modeling으로 구현할 수 있다. 2. 1:4 DEMUX 1:4 DEMUX는 1개의 입력과 2개의 선택 입력 s1, s0, 그리고 4개의 출력으로 구성되어 있다....2025.05.15
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