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고려대학교 디지털시스템실험 A+ 4주차 결과보고서2025.05.101. 4 bit Adder/Subtractor 구현 및 FPGA 동작 검증 이번 실험에서는 4 bit Adder/Subtractor 회로를 구현하고 FPGA에서 동작을 검증하였습니다. Half-Adder와 Full-Adder 회로를 기반으로 4-bit Ripple Carry Adder와 4-bit Adder/Subtractor 모듈을 구현하였습니다. 다양한 입력 조건에 대해 Cout과 Sum 신호를 확인하여 회로가 정상적으로 동작함을 확인하였습니다. 2. 4 bit*4bit Multiplier 구현 및 FPGA 동작 검증 또한 4 ...2025.05.10
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컴퓨터에서 음수 표현 방법과 해밍 코드 작성2025.05.111. 컴퓨터에서 음수 표현 방법 컴퓨터에서는 0과 1로 이루어진 2진법 체계를 사용하기 때문에 실제로는 양의 정수뿐만 아니라 음의 정수도 표현해야 한다. 음수를 표현하는 방법에는 Sign-and-Magnitude, 1's Complement, 2's Complement 등 3가지 방법이 있다. 각 방법의 장단점을 살펴보면, Sign-and-Magnitude는 구현이 간단하지만 0의 표현이 두 가지여서 크기 비교가 어렵고, 1's Complement는 덧셈 및 뺄셈 연산이 쉽지만 역시 0의 표현이 두 가지여서 크기 비교가 어렵다. 2...2025.05.11
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<현역의대생> 비트맵 이미지와 벡터 이미지의 활용도 차이_탐구보고서_기하(세특)2025.01.121. 비트맵 이미지 컴퓨터에서 사용하는 사진이나 그림들은 컴퓨터 내부에 저장되는 방식에 따라 '비트맵' 이미지와 '벡터' 이미지의 두 가지로 구분된다. 일반적으로 우리가 접하는 대부분의 이미지들은 비트맵 방식인데 작은 점들이 모여서 하나의 그림을 이룬다. 이것은 각 점의 정보를 모두 기록하기 때문에 비트맵 방식의 이미지를 확대하면 점과 점 사이의 공간에 기록이 없는 점들이 나타나므로, 이미지가 뿌옇게 흐려지는 현상이 발생한다. 2. 벡터 이미지 벡터 방식의 이미지는 말 그대로 벡터의 원리를 적용하여 점과 선, 면의 위치를 지정하고 ...2025.01.12
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코드 해석, 병렬 패리티, ASCII코드, BCD코드2025.05.061. ASCII 코드 ASCII(American Standard Code for Information Interchange) 코드는 미국 국립 표준 연구소(ANSI: American National Standard Institute)가 재정한 정보 교환용 미국 표준 코드이며 3비트 존(zone)과 4비트 디지트(digit)에 1비트의 패리티 비트를 추가하여 만든 8비트 코드이며, 0~127까지 128가지 문자를 표현한다. 2. 패리티 비트 패리티 비트는 데이터 전송 과정에 오류가 있는지를 검사하기 위한 추가 비트다. 정보의 전달 과...2025.05.06
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아날로그및디지털회로설계실습_4bit-Adder_결과보고서2025.05.051. 2-Bit Adder 회로 설계 본 설계실습은 2-Bit Adder 설계, 측정, 분석하는 실험이었습니다. Full Adder 두 개를 연결하여 2-Bit를 계산할 수 있는 회로를 설계하였고, 회로도는 다음과 같습니다. 검산을 위해 2Bit Adder의 각 출력 부분들의 불리언식과, 이진 덧셈식을 구하였습니다. 이 식들로 측정값을 검산 해본 결과 정확히 일치하는 것을 확인하였으며, 실험을 통해 조합논리회로의 설계 방법을 이해할 수 있었습니다. 또한 얻은 데이터를 이용해 2-Bit Adder의 8가지 다른 입력에 대한 진리표를 ...2025.05.05
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디지털공학개론-컴퓨터의 음수 표현 방법과 해밍 코드2025.05.121. 컴퓨터에서 음수 표현 방법 컴퓨터에서는 0과 1의 2진법 체계를 사용하므로, 실제로는 양의 정수뿐만 아니라 음의 정수도 표현해야 합니다. 컴퓨터에서 음수를 표현하는 방법에는 부호-크기 표현법, 1의 보수 표현법, 2의 보수 표현법이 있습니다. 각 방법의 장단점을 살펴보면, 부호-크기 표현법은 구현이 간단하지만 덧셈과 뺄셈이 복잡하고 0의 표현이 두 가지로 나뉘어져 있어 오류 가능성이 있습니다. 1의 보수 표현법은 덧셈과 뺄셈이 간단하지만 0의 표현이 두 가지로 나뉘어져 있어 오류 가능성이 있습니다. 2의 보수 표현법은 덧셈과 ...2025.05.12
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컴퓨터에서 음수 표현 방법과 해밍코드 작성2025.01.131. 음수 표현 방법 컴퓨터에서는 여러 가지 방법으로 음수를 표현할 수 있습니다. 1의 보수 표현 방법, 2의 보수 표현 방법, 부호-크기 표현 방법 등이 있으며 각각의 장단점이 있습니다. 1의 보수 표현 방법은 비트 반전을 통해 음수를 표현하며 덧셈/뺄셈이 간단하지만 0에 대한 표현이 모호하고 오버플로우 처리가 복잡합니다. 2의 보수 표현 방법은 1을 더해 음수를 표현하며 덧셈/뺄셈이 간단하고 오버플로우 처리가 용이하지만 부호 확인을 위한 추가 연산이 필요합니다. 부호-크기 표현 방법은 가장 직관적이지만 덧셈/뺄셈이 복잡하고 0에...2025.01.13
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홍익대 디지털논리실험및설계 5주차 예비보고서 A+2025.05.161. 전가산기 가산기는 이진수의 덧셈 연산을 수행하는 논리회로이다. 이진수를 덧셈을 수행할 때, 1과 1을 더하면 이진수로 10이 출력되어 한가지 비트를 더 필요로 하게 된다. 이것은 올림으로, 결국 덧셈 연산을 하기 위해 세 가지 비트를 입력받아야 하는 것이다. 하지만 반가산기는 두 가지의 입력밖에 받지 못하므로 두 자리수 이상의 덧셈을 수행하지 못한다. 이를 해결하기 위해 전가산기는 반가산기를 이어 붙여 만들어진 것이다. 2. LSB와 MSB LSB는 Least Significant Beat의 줄임말로 가장 낮은 위치의 비트를 ...2025.05.16
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중앙대학교 아날로그및디지털회로설계실습 9차 예비보고서2025.01.061. 전가산기 설계 전가산기는 입력 A, B와 이전 연산의 carry bit Cin을 더하여 생긴 합 S와 그때 발생한 carry bit Cout을 출력한다. Karnaugh 맵을 이용하여 간소화된 Sum of product 또는 Product of sum 형태의 불리언 식을 구하고, 2-level AND-OR(NAND-NAND) 또는 OR-AND(NOR-NOR) 로직 회로를 설계하였다. 또한 XOR gate를 이용하여 보다 간소화된 다단계 조합 논리 회로를 설계하였다. 2. 2-Bit 가산기 회로 설계 2-Bit 가산기는 두 개의...2025.01.06
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[A+] 중앙대학교 아날로그 및 디지털 회로 설계실습 예비보고서 9. 4-bit Adder 회로 설계2025.04.291. 조합논리회로 설계 이 보고서는 조합논리회로의 설계 방법을 이해하고, 조합논리회로의 한 예로 가산기 회로를 설계하는 것을 목적으로 합니다. 전가산기의 진리표를 작성하고, Karnaugh 맵을 이용하여 간소화된 불리언 식을 구합니다. 이를 바탕으로 2-level 회로와 XOR 게이트를 이용한 다단계 조합 논리 회로를 설계합니다. 마지막으로 2비트 가산기 회로를 설계합니다. 2. 전가산기 설계 전가산기의 진리표를 작성하고, Karnaugh 맵을 이용하여 Sum of Product 또는 Product of Sum 형태의 간소화된 불리...2025.04.29
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