총 159개
-
국제회계기준의 주요 내용과 도입에 따른 과제2025.01.181. 국제회계기준의 주요 내용 IFRS(International Financial Reporting Standards)는 영국 등 유럽 국가에서 사용되는 회계기준법으로, 기업 회계 및 재무제표의 국제적 통일성을 강화하기 위해 국제회계기준위원회(IASB)가 공표하는 회계기준입니다. IFRS는 K-GAAP와 다른 몇 가지 중요한 특성을 가지고 있습니다. 첫째, K-GAAP는 규제회계원칙이지만 K-IFRS는 원칙지향 회계기준입니다. 둘째, 연결재무제표는 각 과목에 사용됩니다. 셋째, 공정가치를 인식하는 항목이 확대되었습니다. 또한 기업의...2025.01.18
-
법인세의 계산구조 설명2025.05.081. 법인세의 개념 법인은 법률에 의해 권리와 의무의 주체가 될 수 있는 자격을 부여받은 사람이다. 법인이 경제활동을 통해 소득이 발생한 경우 내는 세금이 법인세이다. 2. 법인세의 종류 우리나라의 법인세는 각 사업연도 소득에 대한 법인세, 청산소득에 대한 법인세, 토지 등 양도소득에 대한 법인세로 나누어진다. 3. 법인세의 신고납부 법인세 납세의무가 있는 내국법인은 사업연도 종료일이 속한 달의 말일부터 3개월 이내에 법인세 과세표준과 세액을 신고해야 한다. 또한 법인세 중간예납대상 법인은 사업연도의 전반기에 대한 법인세 중간예납세...2025.05.08
-
디지털논리회로 (논리 게이트)2025.01.091. 논리 게이트의 기본 개념 논리 게이트는 디지털 회로에서 가장 기본적인 구성 요소로, 논리 연산을 수행하는 하드웨어나 소프트웨어를 의미한다. 논리 게이트는 불리언 논리를 기반으로 입력 신호에 따라 출력 신호를 결정하는 역할을 한다. 디지털 논리 게이트는 이진 데이터 0과 1을 처리하는데 사용된다. 2. 논리 게이트의 종류 논리 게이트는 기본 논리 게이트(BUFFER, NOT, AND, OR)와 확장 논리 게이트(NAND, NOR, XOR, XNOR)로 구분된다. 이들은 각각 특정 논리 연산을 수행하며, 논리 입력이 전제된 논리 ...2025.01.09
-
학점은행제 경영통계학 이산확률분포에 대하여 요약하여 정리하시오. 과제 A+2025.01.141. 이산확률분포 이산확률분포란 이산확률변수에 대응하는 확률분포를 뜻한다. 확률변수 x가 가지는 값이 이산집합이어서 유한집합이거나 가산적인 경우 이에 대응하는 확률분포를 이산 확률분포라고 한다. 이산확률분포에는 베르누이 분포, 이항분포, 초기하분포, 포아송분포 등이 있다. 2. 이항분포 이항분포란 어떤 시행을 하였을 때 사건이 일어날 확률이 p인 경우, n회의 독립시행에서 사건이 일어나는 횟수를 x라하면 확률분포는 P(X = r) = nCrpr(1 - p)n - r(단, r = 0, 1, 2, ···, n)이다. 이러한 분포를 이항...2025.01.14
-
디지털 회로 실험 및 설계 - 74LS192를 이용한 Up-Down Counter 실험 12025.05.161. 7-segment 디스플레이 7-segment는 7개의 마디와 1개의 점으로 이루어진 표시장치이다. 마디와 점은 모두 LED이며, 7개의 마디를 선택적으로 온/오프하여 숫자나 영문자를 표시하고, 점으로는 소수점을 표시한다. 7-segment는 애노드 공통형과 캐소드 공통형이 있으며, 애노드 공통형이 주로 사용된다. 2. 7447 디코더 7447 디코더는 BCD 코드를 10진수로 바꾸어 7-segment에 표시해 준다. 출력 단자는 7-segment의 7개의 마디(a~g)와 연결하며, 출력 단자로 'low'를 출력하여 7-seg...2025.05.16
-
디지털집적회로 NAND, NOR, XOR gate 설계도 및 DC, Transient 시뮬레이션 결과2025.04.281. NAND gate NAND gate의 pull-down 네트워크는 VA와 VB가 모두 높을 때 도통하는 직렬 NMOS 트랜지스터로 구성되며, pull-up 네트워크는 병렬 PMOS 트랜지스터로 구성됩니다. NAND gate의 효과적인 pull-up/pull-down 저항은 단위 인버터의 저항과 같아야 합니다. NMOS 트랜지스터가 직렬로 연결되어 있어 효과적인 저항이 두 배가 되므로 크기가 단위 인버터의 두 배가 되어야 합니다. PMOS의 경우 최악의 경우인 하나의 PMOS만 켜지는 것을 고려하여 단위 인버터와 같은 크기로 설...2025.04.28
-
CPU의 논리회로 구성에서 연산장치와 제어장치에 대해 설명하세요2025.05.141. 연산장치 ALU CPU(Central Processing Unit)는 명령어를 실행하고 계산을 수행하는 컴퓨터 시스템의 핵심 구성 요소이다. CPU 내에서 산술 논리 장치(ALU)는 산술 및 논리 연산을 수행하는 데 중요한 역할을 한다. ALU는 이진 데이터에 대한 수학적 계산과 논리적 비교를 수행하는 디지털 회로이다. 주요 기능은 산술 연산, 논리 연산, 데이터 비교를 포함한다. ALU는 가산기, 멀티플렉서, 논리 게이트 및 레지스터와 같은 다양한 구성 요소로 구성되며, CU와 밀접하게 상호 작용한다. 2. 제어 장치(CU)...2025.05.14
-
디지털집적회로설계 - 1bit Full Adder 구현 실습2025.11.151. Full Adder 회로 설계 1bit Full Adder를 Subcircuit 방식으로 구현한 실습 과제입니다. Half Adder와 OR 게이트를 조합하여 Full Adder를 설계했으며, 입력 신호로 Pulse를 사용하여 시뮬레이션을 수행했습니다. 진리표와 비교하여 Sum 출력값이 정확하게 나왔음을 확인했습니다. 이 설계는 향후 다중 비트 Full Adder 구현 시 재사용 가능하도록 모듈화되었습니다. 2. CMOS 기본 게이트 설계 Inverter, NAND, AND, OR, XOR 등의 기본 논리 게이트를 트랜지스터 ...2025.11.15
-
경영분석을 위한 기초통계 - 표본의 신빙성과 추정 방법2025.05.131. 표본의 신빙성과 모집단 추정 표본으로써 모집단을 추정하는 것은 중심극한정리와 표본 크기 결정 등의 방법을 통해 신빙성을 높일 수 있다. 중심극한정리에 따르면 표본 크기가 충분히 크면(n≥30) 표본평균의 분포가 정규분포에 근사하게 된다. 또한 모평균 추정이나 모비율 추정을 위한 표본 크기를 결정할 때 모분산, 신뢰수준, 허용오차 등을 고려하여 적절한 표본 크기를 결정할 수 있다. 2. 확률 계산 주머니에 흰 공 3개, 검은 공 3개, 파란 공 4개가 있을 때 두 개의 공을 연속해서 무작위로 뽑을 때 (1) 두 공 모두 흰색일 ...2025.05.13
-
디지털시스템설계 2주차 과제2025.05.041. Verilog 프로그래밍 이번 과제에서는 Verilog 프로그래밍을 통해 1-Bit Full Adder와 8-to-1 MUX를 구현하는 것이었습니다. 학생은 Verilog 문법을 처음 다루어 어려움이 있었지만, 실습 예제를 복습하면서 모듈, 포트 선언, 벡터 형식 등 Verilog 기본 개념을 익혀나갔습니다. 특히 s[2], s[1], s[0]를 잘못 입력하여 결과가 올바르지 않았던 경험을 통해 Verilog 코드 작성 시 주의해야 할 점을 배웠습니다. 2. 1-Bit Full Adder 이번 과제에서는 1-Bit Full A...2025.05.04
12 / 16
