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홍익대_디지털논리회로실험_4주차 예비보고서_A+2025.01.151. 멀티플렉서와 부호기(encoder)의 차이 멀티플렉서는 여러 가지의 입력 중 하나를 골라 그대로 출력하지만, 부호기는 입력 신호에 대응하는 출력 단자의 조합에 맞춰 출력한다. 멀티플렉서는 선택하는 것이지만 부호기는 변환하는 것이라 볼 수 있다. 2. 4-to-1 Multiplexer 74153, 2-to-1 Multiplexer 74157, 1-of-4 Decoder 74139, 3-INPUT AND 게이트 7411의 datasheet 74153 칩에는 4-to-1 multiplexer가 2개 들어있으며 EN은 Active l...2025.01.15
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디지털집적회로설계 13주차 실습 - 게이트 회로 분석2025.11.161. OR GATE 지연 및 전력 측정 MAGIC에서 추출한 OR GATE의 특성을 SPICE 시뮬레이션으로 분석했다. tpdr(상승 지연)은 199.6ns, tpdf(하강 지연)은 199.8ns로 측정되었으며, 평균 전파 지연(tpd)은 199.7ns이다. 출력 신호의 상승 시간(trise)은 0.485ns, 하강 시간(tfall)은 0.300ns로 측정되었다. 입력 신호는 AND 게이트와 동일하게 적용되었으며, 시뮬레이션 결과 OR GATE가 제대로 구현되었음을 확인했다. 2. XOR GATE 지연 및 전력 측정 XOR GATE...2025.11.16
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광운대학교 전기공학실험 실험7. 디코더와 인코더 결과레포트2024.12.311. 디코더와 인코더 이 실험은 코드의 개념을 이해하고 이진코드와 BCD코드가 무엇인지 숙지하는 것을 목표로 합니다. 또한 디코더와 인코더의 원리와 구성방법을 실험을 통해 이해하고 이를 응용 및 설계하여 실용적 목적 회로 구성에 대한 연습을 진행합니다. 실험을 통해 NAND 게이트로 구성한 논리회로가 기존 회로와 동일하게 작동하는 것을 확인하였고, 74138 디코더와 74148 인코더의 동작 원리를 이해할 수 있었습니다. 또한 Enable 기능과 회로 구성법, 진리표 분석, 우선 기능 등을 실험적으로 확인할 수 있었습니다. 1. 디...2024.12.31
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RS-Latch 및 D-Latch 실험 결과보고서2025.11.161. RS-Latch (Reset-Set Latch) RS-Latch는 NOR gate 또는 NAND gate를 사용하여 구성되는 기본 메모리 소자입니다. NOR gate 기반 RS-Latch에서 S가 0이면 Q는 1, R이 0이면 Q는 1이 되며, 입력이 0인 곳의 출력이 항상 1입니다. R과 S가 모두 0일 때는 race condition이 발생하여 불안정한 상태가 됩니다. NAND gate 기반 RS-Latch는 반대의 논리를 가지며, R과 S가 모두 0일 때 race condition으로 출력이 모두 1이 됩니다. 2. En...2025.11.16
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아날로그 및 디지털회로 설계 실습 실습8_래치와 플립플롭_결과보고서2025.01.211. 래치 이번 실습에서는 논리 gate(nand, inverter)를 사용해 래치와 플립플롭의 회로를 설계하였다. 입력의 변화에 민감한 래치의 특성을 확인할 수 있었다. 래치는 주로 메모리 회로의 데이터 저장에 사용된다. 2. 플립플롭 플립플롭은 클록과 함께 들어온 입력에 민감한 특성을 가지고 있다. 플립플롭은 CPU에 사용된다. 래치와 플립플롭은 디지털 회로에서 매우 중요한 역할을 담당하고 있고 다양한 곳에서 사용되므로 그 동작 원리를 이해하고 회로를 구성할 수 있는 능력을 키우는 것이 중요하다. 3. RS 래치 실험에서 구성한...2025.01.21
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홍익대 디지털논리실험및설계 4주차 예비보고서 A+2025.05.161. 멀티플렉서와 부호기(encoder)의 차이 멀티플렉서는 n개의 입력값을 받고 그 중 하나의 값만 선택하여 출력하는 단자이다. 부호기는 이진수를 사람이 읽을 수 있는 형태의 문자로 해석해주는 단자로, 2^n개의 입력값을 받고 n개의 출력값 중 하나에만 유의미한 숫자를 출력한다. 멀티플렉서는 데이터 선택기 라고도 불리며 선택된 입력값을 그대로 출력하지만, 부호기는 입력값을 이진수로 부호화하여 출력한다는 차이가 있다. 2. 4-to-1 Multiplexer 74153, 2-to-1 Multiplexer 74157, 1-of-4 De...2025.05.16
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TTL 논리 회로 설계 및 구현 실험2025.11.161. TTL 및 CMOS 디지털 로직 TTL(Transistor-Transistor Logic)과 CMOS(Complementary Metal-Oxide-Semiconductor)의 입출력 전압 및 전류 특성을 비교 분석했다. TTL은 Low Level 0~0.8V, High Level 2V~전원전압으로 인식하며, CMOS는 전원전압에 따라 달라진다. TTL의 입출력 전류는 μA~mA 범위이고, CMOS는 입력핀에 거의 전류가 흐르지 않는 특징이 있다. 팬아웃(Fan-out)은 출력단에서 구동할 수 있는 최대 입력 수를 나타내며, ...2025.11.16
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전기및디지털회로실험 실험 6. 논리조합회로의 설계 예비보고서2025.05.101. 논리게이트의 조합과 설계 논리게이트의 조합으로 복잡한 논리적 함수관계를 구현하는 방법을 설명합니다. 불대수와 논리 다이어그램을 사용하여 원하는 기능을 수행하는 논리회로를 구현할 수 있습니다. 진리표를 작성하고 이를 바탕으로 부울 대수식과 논리회로도를 도출하는 과정을 설명합니다. 2. 카르노 맵에 의한 논리회로의 단순화 카르노 맵은 불 대수 함수를 단순화하는 방법입니다. 입력변수와 출력을 도식화하고 같은 출력의 패턴을 찾아 묶음으로 단순화합니다. 또한 Don't Care 조건을 활용하여 효율적으로 카르노맵의 답을 구할 수 있습니...2025.05.10
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광운대학교 전기공학실험 실험6. 논리조합회로의 설계 예비레포트2024.12.311. 논리회로의 단순화 논리게이트의 조합을 통해 복잡한 논리적 함수관계를 구현할 수 있다. 진리표, 부울대수, 논리회로도를 사용하여 논리회로를 표현할 수 있으며, 이 세 가지 방법은 서로 1:1 대응관계가 있다. 논리회로를 설계할 때는 진리표를 작성하고, 이를 논리식으로 표현한 뒤 부울대수 법칙을 적용하여 단순화하는 과정을 거친다. Karnaugh-map(K-map)을 활용하면 논리식을 더욱 효율적으로 단순화할 수 있다. 2. Karnaugh-map을 통한 논리회로 단순화 Karnaugh-map(K-map)은 진리표를 2차원적으로 ...2024.12.31
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5주차 예비 보고서 19장 논리회로 응용 및 Karnaugh Map (1)2025.05.011. 조합논리회로 조합 논리회로는 입력의 변화가 바로 출력에 반영되며, 특정 시점의 출력이 그 시점의 입력에 의해서만 결정됩니다. 반면 순차 논리회로는 상태 값을 저장해두고 그 상태 값이 다시 입력으로 들어가서 다음 상태 값과 출력을 결정하는 회로입니다. 2. 곱의 합 회로(Sum of Product) 곱의 합 회로는 AND-OR 게이트로 구현되며, 최소항이 1인 칸들을 인접한 항에 대하여 2의 배수로 묶어서 최소화할 수 있습니다. 3. 합의 곱(Product of Sum) 회로 합의 곱 회로는 OR-AND 게이트로 구현되며, 출력...2025.05.01
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