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강화학습을 이용한 unslotted CSMA_CA backoff 학습법2025.04.251. IEEE 802.15.4 프로토콜 IEEE 802.15.4 프로토콜은 저전력 및 저속 WSN(Wireless Sensor Network)의 특성을 달성하기 위한 프로토콜입니다. MAC계층은 unslotted, slotted 두가지의 CSMA/CA알고리즘을 지원하며, 본 논문에서는 Unslotted CSMA/CA 알고리즘을 개선하고자 합니다. 2. Unslotted CSMA/CA 알고리즘 Unslotted CSMA/CA 알고리즘은 시간동기화 없이 패킷을 전송하지만, 주변 트래픽이 혼잡해질수록 패킷 충돌확률이 높아져 PDR이 급격...2025.04.25
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DQN과 A2C network를 활용한 CartPole 강화학습 훈련과정 및 code2025.01.131. CartPole environment OpenAI gym의 CartPole은 카트 위에 막대기가 고정되어 있고 막대기는 중력에 의해 바닥을 향해 자연적으로 기울게 되는 환경을 제공한다. CartPole의 목적은 카트를 좌, 우로 움직이며 막대기가 기울지 않고 서 있을 수 있도록 유지시켜 주는 것이 목적인데, 강화 학습 알고리즘을 이용하여 막대기를 세울 수 있는 방법을 소프트웨어 에이전트가 스스로 학습할 수 있도록 한다. 2. DQN algorithm Deep Q-Network는 state-action value Q값을 Deep...2025.01.13
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디지털 논리실험 8주차 예비보고서2025.05.061. Gated D Latch Gated D Latch는 D와 EN을 입력 값으로 가지며, Q와 Q'를 출력 값으로 가진다. S-R Latch와 유사하지만 EN이라는 가드를 통해 S와 R의 값이 1,1이 되는 경우를 막는다는 점에서 차이가 있다. EN의 입력 값이 LOW일 때는 D 값과 상관없이 출력 값이 변하지 않으며, EN의 입력 값이 HIGH일 때는 D 값을 Q의 값으로 전달한다. 2. D Flip-flop D Flip-flop은 D Latch와 같이 D의 값을 Q의 값으로 전달해주지만, Latch와 달리 Flip-flop은 ...2025.05.06
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홍익대 디지털논리실험및설계 9주차 예비보고서 A+2025.05.161. 8-bit Serial-in Parallel-out Shift Register 74164 8-bit Serial-in Parallel-out Shift Register 74164의 회로도에서 MR'는 D Flip-flop의 clear와 연결되어 회로를 reset 시킨다. Active-LOW이므로 MR'이 0이 되면 모든 Q값이 0을 출력하고, 1이 되면 정상적인 Shift Register으로 작동한다. 입력은 A와 B로 나누어져 있는데, 이는 A와 B 중 하나의 입력을 Enable처럼 이용하기 위해서이다. A에 GND를 연결하...2025.05.16
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홍익대 디지털논리실험및설계 8주차 예비보고서 A+2025.05.161. Gated D Latch Latch는 Enable의 레벨(0 또는 1)에 따라 1비트의 정보를 보관하고 유지할 수 있는 회로이다. Gated D Latch는 Gated S-R Latch와 유사하게 구성되어있으며, S와 R에 동시에 1이 입력되면 invalid가 되는 부분을 보완하기 위하여 입력을 D 하나만 받는다. D의 입력값을 그대로 Q로 출력한다. 2. D Flip-flop Flip-flop은 CLK의 움직임에 따라 1비트의 정보를 보관하고 유지할 수 있는 회로이다. CLK가 Active HIGH이면 0->1인 순간에 D값...2025.05.16
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홍익대_디지털논리회로실험_8주차 예비보고서_A+2025.01.151. Gated D Latch Gated D Latch는 Gated S-R Latch와 매우 유사하다. S와 R에 1이 동시에 입력되는 것을 막기 위해 R에 인버터를 이용해 를 입력하는 Gated S-R Latch가 Gated D Latch라고 할 수 있다. EN이 0일 때는 NAND 게이트가 무조건 1을 출력하므로 Q의 출력 값이 변하지 않는 NC상태이다. EN이 1이고 D에 1이 입력되면 D를 입력으로 받는 NAND 게이트의 결과가 0, 를 입력으로 받는 NAND 게이트의 결과가 1이므로 Q = 1, =0이 출력된다. EN이 1...2025.01.15
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홍익대학교 디지털논리실험및설계 9주차 예비보고서 A+2025.05.041. 8-bit Serial-in Parallel-out Shift Register 74164 8-bit Serial-in Parallel-out Shift Register 74164의 datasheet를 확인하면, (MR)'의 역할은 직렬로 연결된 8개의 D Flip-flop을 일괄적으로 Reset 상태로 만드는 것입니다. 입력이 A와 B로 나누어져 있는 이유는 A와 B를 AND gate를 거치게 함으로써 A는 D Flip-flop의 Data input으로, B는 Enable처럼 사용할 수 있기 때문입니다. 2. 존슨 카운터 존슨...2025.05.04
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[A+, 에리카] 회로이론응용및실험레포트 12. Active Filter2025.05.151. Active High-Pass Filter Active high-pass 필터의 전달함수는 수식 1과 같이 나타낸다. 이 회로는 주파수가 작아지면 전달함수의 크기가 작아지고 주파수의 크기가 커지면 전달함수의 크기는 1로 접근한다. 따라서 이 회로는 낮은 주파수의 신호는 통과시키지 않고 높은 주파수의 신호만 통과시킨다. 2. Active Band-Pass Filter Active band-pass 필터는 low-pass 필터와 high-pass 필터를 직렬로 연결하여 만들 수 있다. 이 회로의 전달함수는 수식 3과 같이 나타내며...2025.05.15
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디지털시스템설계실습_HW_WEEK52025.05.091. 4bit comparator 4비트 comparator 모듈을 구현하고, 이를 연결하여 8비트 cascadable comparator 모듈을 구현하였다. 각 비트를 비교하여 크다, 같다, 작다로 분류하여 출력하는 과정을 이해할 수 있었다. 2. Matrix multiplication 행렬 곱셈 모듈을 구현하면서 컴퓨터가 곱셈 연산을 수행하는 방식을 이해할 수 있었다. 2차원 배열 형태로 구현하는 것이 어려웠다. 3. Positive-edge triggered D flip-flop 양 에지 트리거 D 플립플롭을 구현하면서 동작 ...2025.05.09
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VQGAN 논문 (인공지능) 발표 및 대본2025.05.071. VQGAN 모델 VQGAN은 VQ-VAE 구조를 따르며 CNN과 Transformer의 장점을 결합한 모델입니다. CNN으로 Locality를 잘 반영하는 codebook을 학습하고, Transformer의 풍부한 표현력으로 Image Synthesis를 이룹니다. VQGAN은 2-stage 모델로, 첫번째 stage에서 codebook을 학습하여 Transformer에 사용하기 위한 이미지의 구성요소를 학습하고, 두번째 stage에서 이러한 codebook을 바탕으로 Transformer를 이용하여 이미지를 구성합니다. 2....2025.05.07
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