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컴퓨터구조_에지트리거형 플립플롭(D-, JK-, T-)의 특성을 비교하고 설명해보자2025.01.271. 에지트리거 플립플롭 에지트리거는 회로에서 신호가 하이 레벨(High Level, 1)에서 로우 레벨(Low Level, 0)로 또는 로우 레벨에서 하이 레벨로 전환할 때 발생하는 출력 변화를 의미한다. 이는 상태 변수의 변화 순간에 기반하여 작동하며, 상승 에지(Rising Edge)와 하강 에지(Falling Edge)를 검출하는 기능을 한다. 본론에서는 이러한 상승에지와 하강 에지를 검출하여 처리하는 에지트리거형 플립플롭인 D-플립플롭, JK-플립플롭, T-플립플롭의 특성을 비교하고 설명한다. 2. D-플립플롭 D-플립플롭...2025.01.27
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김영평생교육원 컴퓨터구조 과제2025.01.151. 트리거(Trigger) 트리거란 입력값이 결과에 반영되는 순간을 나타내는 것이며, 입력신호의 순간적인 변화를 말한다. 트리거는 크게 레벨 트리거와 에지 트리거로 나뉜다. 레벨 트리거는 입력값의 전압 레벨에 따라 동작을 트리거하는 방식이며, 에지 트리거는 입력값이 변하는 순간에만 동작하는 방식이다. 2. 플립플롭(Flip-Flop) 플립플롭은 전원이 공급되는 한 상태의 변화를 위한 신호가 발생할 때까지 현재의 상태를 유지하는 논리회로로, 플립플롭 1개 당 1bit의 이진 데이터를 저장할 수 있는 기억 장치이다. 레지스터를 구성하...2025.01.15
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에지트리거형 플립프롭(D-, JK-, T-)의 특성 비교2025.11.171. D 플립프롭 D 플립프롭은 디지털 회로에서 가장 간단한 형태의 플립프롭으로, 하나의 데이터 입력(D)과 클록 입력을 가집니다. 클록 신호의 상승 에지에서 D 입력이 Q 출력으로 전달되며, D 입력의 값을 저장하고 유지합니다. 클록 신호의 상승 에지에만 반응하여 안정적이고 예측 가능한 동작을 보장하며, 데이터 저장 및 동기화에 필수적인 요소로 사용됩니다. 2. JK 플립프롭 JK 플립프롭은 J 입력, K 입력 및 클록 입력을 가지며, J와 K 입력의 조합에 따라 출력 상태를 변경합니다. J=0, K=0일 때는 출력을 유지하고, ...2025.11.17
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에지트리거형 플립플롭 (D-, JK-, T-)의 특성 비교 및 설명2025.05.111. D 플립플롭 D 플립플롭은 디지털 회로에서 사용되는 가장 간단한 형태의 플립플롭입니다. D 입력이 클록 신호의 상승 에지에서 Q 출력으로 전달되며, 출력은 입력 값에 따라 변경됩니다. D 플립플롭은 데이터 저장 및 동기화에 활용됩니다. 2. JK 플립플롭 JK 플립플롭은 D 플립플롭의 발전된 형태로, J 입력과 K 입력의 조합에 따라 출력 상태를 변경할 수 있습니다. JK 플립플롭은 초기 상태 설정과 상태 제어에 활용되며, 복잡한 시퀀스 제어에 유용합니다. 3. T 플립플롭 T 플립플롭은 T 입력에 따라 출력 값을 반전시킵니다...2025.05.11
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아날로그 및 디지털회로 설계 실습결과 보고서2025.01.061. RS 래치 RS 래치는 교차교합된 두 NOR 게이트로 만들어진 순차식 회로로, 기본 기억소자장치입니다. 입력 R이 1일 때 출력 Q는 0으로 리셋되고, 입력 S가 1일 때 출력 Q는 1로 셋됩니다. 두 입력 R과 S 모두 0인 경우에는 현재 상태의 Q와 ~Q값을 그대로 유지하게 됩니다. R과 S가 모두 1인 경우는 금지된 입력에 해당합니다. 2. Edge-triggered 플립플롭 Edge-triggered 플립플롭은 클록신호가 0에서 1로 또는 1에서 0으로 바뀌는 순간에만 입력을 샘플링합니다. Rising edge에서 클록...2025.01.06
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홍익대학교 디지털논리실험및설계 8주차 예비보고서 A+2025.05.041. Gated D Latch Gated D Latch의 경우 오직 하나의 입력 (D)과 EN 입력만을 가지고 있습니다. EN이 HIGH 일 때, D가 HIGH 면 Latch는 Set 상태이고 D가 LOW 이면 Latch는 Reset 상태입니다. 즉, EN이 HIGH인 경우 입력 D의 상태가 바로 Latch의 상태가 됩니다. 이때 EN이 LOW라면 입력 D에 어떤 값이 들어오든 Latch는 이전 상태를 그대로 유지하는 NC 상태가 됩니다. 2. D Flip-flop D Flip-flop의 경우 D 입력은 클록 펄스의 트리거 에지에서...2025.05.04
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홍익대학교 디지털논리실험및설계 10주차 예비보고서 A+2025.05.041. 비동기식 카운터와 동기식 카운터의 작동 원리와 차이점 비동기식 카운터와 동기식 카운터는 특정한 상태가 반복적으로 발생하는 순서가 2진수의 순서를 따르는데, 상태 변화는 LSB 부분을 클록 펄스의 트리거 에지가 발생할 때마다 계속해서 변하게 만들고 다음 단계의 상태는 이전 단계의 상태들이 모두 1일 때만 변하게 만듦으로써 구현할 수 있습니다. 비동기식 카운터는 카운터 내의 Flip-flop들이 공통의 클록 펄스를 사용하지 않기 때문에 상태 변화가 동시에 일어나지 않고 시간 지연이 누적되지만, 동기식 카운터는 모든 Flip-flo...2025.05.04
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오실로스코프와 함수발생기 사용법 실험보고서2025.11.141. 오실로스코프 파형 측정 오실로스코프를 이용하여 사인파, 삼각파, 사각파 등 다양한 파형을 측정하고 분석했다. VOLT/DIV와 TIME/DIV 설정을 통해 전압과 주기를 계산하였으며, 예시로 VOLT/DIV 1V, TIME/DIV 25㎲일 때 최대-최소 전압차 2V, 주기 100㎲, 주파수 10㎑를 도출했다. 함수발생기의 FUNC 버튼으로 다양한 파형을 생성하여 측정했다. 2. 임피던스와 전압 분배 51Ω 저항 2개를 병렬 연결하여 25Ω 등가저항을 만들고, 함수발생기의 내부 50Ω 임피던스와의 상호작용을 분석했다. 병렬저항 ...2025.11.14
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RS-Latch 및 D-Latch 실험 결과보고서2025.11.161. RS-Latch RS-Latch는 NOR gate 또는 NAND gate를 사용하여 구성되는 기본적인 메모리 소자입니다. NOR gate로 구성된 RS-Latch는 R(Reset)과 S(Set) 입력에 따라 출력 Q와 Q'의 상태가 결정되며, NAND gate로 구성된 경우 입력 논리가 반전됩니다. Enable 신호를 추가하면 특정 시간에만 입력을 받아들일 수 있습니다. 실험에서 진리표와 타이밍 다이어그램을 통해 각 입력 조합에 따른 출력 변화를 관찰했습니다. 2. D-Latch D-Latch는 NOR gate, AND gat...2025.11.16
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홍익대학교 디지털논리실험및설계 9주차 예비보고서 A+2025.05.041. 8-bit Serial-in Parallel-out Shift Register 74164 8-bit Serial-in Parallel-out Shift Register 74164의 datasheet를 확인하면, (MR)'의 역할은 직렬로 연결된 8개의 D Flip-flop을 일괄적으로 Reset 상태로 만드는 것입니다. 입력이 A와 B로 나누어져 있는 이유는 A와 B를 AND gate를 거치게 함으로써 A는 D Flip-flop의 Data input으로, B는 Enable처럼 사용할 수 있기 때문입니다. 2. 존슨 카운터 존슨...2025.05.04
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