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"aes알고리즘"에 대한 내용입니다.
목차
1. AES 알고리즘의 고속 구현
1.1. 연구 목적 및 필요성
1.2. 연구사
2. 이론적 배경
2.1. 현대암호 알고리즘의 구조
2.1.1. 대칭키 암호
2.1.2. 공개키 암호
2.2. 현대 암호
2.3. AES의 역사
3. AES알고리즘에서의 대수적 성질
3.1. 행렬의 곱셈
3.2. XOR연산
3.3. 아핀 변환
3.4. GF에서의 연산
4. AES의 구조
4.1. SubBytes
4.2. ShiftRows
4.3. Mixcoulums
4.4. AddRoundKey
4.5. KeyExpension
5. C++을 사용한 가속 효율성 분석
6. 결론
7. 참고 문헌
본문내용
1. AES 알고리즘의 고속 구현
1.1. 연구 목적 및 필요성
최근 우리 사회가 고도의 정보화 사회로 발전해가면서 많은 정보가 디지털화되어 인터넷상에서 저장 및 교류가 일어나고 있다. 이에 따라 정보보호의 필요성이 대두되었고, 다양한 보안 공격으로부터 정보를 보호하기 위한 수단으로 암호화가 사용되고 있다. 또한 암호화는 최근의 정보 유통에 있어서 의도적 편취나 정보변경을 차단하기 위한 필수적인 보안절차가 되었다. 최근의 관련 연구는 암호화의 소재별 성능이나 암호화 자료의 안전성에 기초한 연구가 진행되고 있으며, 특히 암호화에 수반되는 실행시간과 자원사용량을 무선 환경의 이동 단말기에 적합한 수준으로 최소화하기 위한 다양한 하드웨어 구현 방법과 성능 분석에 대해 연구되고 있다.
AES는 가장 널리 사용되고 있는 대표적인 대칭키 암호 시스템인 DES를 대체할 새로운 대칭키 암호 알고리즘 표준이다. AES 알고리즘은 128비트의 고정된 블록크기에 대해 암호 키 길이에 따라 AES-128, AES-192, AES-256으로 구분되며 이 세 가지 키는 응용 분야에 따라 선택적으로 구현된다. AES는 보안성, 효율성, 융통성의 동작 특성을 가지고 있으며, Rijndael 알고리즘으로 채택되었다. Rijndael은 소프트웨어 구현, 스마트 카드 구현, 대규모 집적회로 평가를 통해 가장 적합한 대칭키 암호 알고리즘으로 평가되었다. AES는 알려진 모든 보안 공격에 강하고 다양한 응용 분야에서의 속도와 하드웨어적 구현에서 장점을 가지고 있기 때문에, 대칭 암호 알고리즘은 필요한 정보 보안 분야에 응용될 것이다.
이에 본 논문의 1장에서는 AES의 고속 구현에 관한 기존 연구를 살펴보고, 2장과 3장에서는 각각 AES알고리즘을 구현하기 위한 이론적 배경에 대해 살펴본다. 4장에서는 AES의 구조, 5장에서는 C++을 통해 구현한 알고리즘의 가속 효율성 분석, 6장의 결론으로 구성되어 있다. 이번 연구를 통해 하드웨어적 안전성과 효율성을 위해 고속화된 AES 알고리즘을 제시한다.
1.2. 연구사
2015년도 심재훈 외 5명의 연구 '개선된 S-BOX 기반 AES암호 프로세서 설계'에서는 개선된 S-Box를 이용한 AES 암호 프로세서 설계를 제안한다. 제안한 방법에서는 SubBytes연산을 합성체 기반의 연산방식을 적용하여 S-Box를 구현하고, 또한 라운드 변환 블록과 키 생성기의 S-Box공유를 통해 면적의 최적화를 이루도록 하였다. 하드웨어 복잡성을 최소화하려면 S-Box를 주요 스케줄러와 공유해야 한다. 또한 S-Box의 면적을 추가로 줄이기 위해 GF에 복합 필드 산수를 적용하여 설계한다. 제안된 AES 암호 프로세서는 Veilog-HDL로 코딩되어 있으며 Xilogx ISE 14.7 도구를 사용하여 합성된다. 이는 동일한 동작을 하는 블록이 존재하는 경우, 이 블록을 설계하고 운영하는 기법에 따라 성능에 큰 영향을 끼치는 AES와 같은 암호 시스템의 특성을 이용한 고속화라고 볼 수 있다.
2008년도 정창호 외 1명의 연구 '64-비트 프로세서에서 AES고속 구현'에서는 최근 많이 사용되는 64-비트 프로세서인 Intel Core 프로세서와 AMD Athlon64 프로세서에서 AES 알고리즘을 고속 구현하는 기법을 제시한다. 먼저 EM64T 아키텍처의 Core2 프로세서는 메모리 접근 명령어 처리 효율이 연산명령어 처리 효율보다 떨어진다. 때문에 메모리 접근 명령어의 비율이 높게 구성된 기존 AES 구현기법은 메모리 병목현상이 발생되어 메모리 접근 명령어 비율을 낮춘 부분 라운드키 기법을 제시한다. 이는 메모리 접근 횟수의 비중이 50%에 달하는 AES를 구현할 때, 메모리 접근 횟수만큼 사이클이 소모되는 EM64T프로세스에서의 효율성을 위하여 메모리 접근 명령어를 분산시키는 형태의 고속화를 구현했다고 볼 수 있다.
2014년도 김상민 외 3명의 연구 'Pipeline 기법을 이용한 고속 AES 암호 프로세서 설계'에서는 Pipeline 처리 기법을 이용한 128비트 AES 암호 프로세서의 설계를 제안한다. 제안 한 방법에서는 AES 암호 프로세서의 속도향상을 위하여 SubBytes 변환과정과 MixColumn변환과정에 대한 새로운 룩업 테이블을 구성하였다. 구현된 AES 암호 프로세서는 Verilog-HDL를 사용하여 구조적 모델링을 하였으며, Xilinx사의 ISE 10.2c 툴을 이용하여 논리 합성을 수행하였다. 고속 암호 프로세서 설계를 위하여 먼저 LUT를 이용한 암호 프로세서를 설계하고, 이를 기반으로 하여 라운드별로 외부 파이프라인 처리를 수행 한다. 이는 프로세서의 구조를 변경하여 연산 처리속도를 높이는 형태의 고속화를 구현했다고 볼 수 있다.
2010년도 오주영 외 1명의 연구 'AES 암호화 알고리즘의 실험적 분석'에서는 암호화에 수반되는 연산시간을 분석하기 위해 평문의 압축과 가변의 블록 크기, 라운드 횟수의 사용자 설정 및 단계별 작업과정의 선택적 적용 등의 네 가지 원리에 기초해서 AES 구조를 확장하였다. 실험은 C++로 수행하였으며 실험을 통해 최적의 입력 블록 크기를 도출하였다. AES 암호 알고리즘을 구성하는 알고리즘 단계를 선택적으로 적용가능하게 하고, 알고리즘 효율의 최대변수가 되는 데이터 블록과 키 블록의 크기를 가변으로 적용할 수 있도록 하였다. 또...
참고 자료
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심재훈, 강재석, 김현수, 유수봉, 김종호, 강민섭. (2015). 개선된 S-Box 기반 AES 암호 프로세서 설계. 대한전자공학회 학술대회, , 430-433.
정창호, 박일환. (2008). 64-비트 프로세서에서 AES 고속 구현. 정보보호학회논문지, 18(6A), 51-61.
김상민, 장태민, 김현수, 강민섭. (2014). Pipeline 기법을 이용한 고속 AES 암호 프로세서 설계. 보안공학연구논문지, 11(2), 145-154.
오주영, 서진형. (2010). AES 암호화 알고리즘의 실험적 분석. 한국정보전자통신기술학회 논문지, 3(2), 58-63.
KISA, 『암호의 역사』, KISA, https://seed.kisa.or.kr/iwt/ko/intro/EgovHistory.do, 2018-11-09
『훤히 보이는 정보보호 – 블록 암호』, 네이버 지식백과, https://terms.naver.com/entry.nhn?docId=3432485&cid=58445&categoryId=58445, 2018-11-09
김대수, 선형대수학, 생능출판사, p50~70
성현경. (2016). 유한체 GF(pm)상의 고속 병렬 승산기의 설계. 한국정보기술학회논문지, 14(5), 17-24.
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