"아주대 논리회로"의 검색결과 입니다.

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74HC90 DAC 논리회로실험 논리회로실험 cmos Encoder Decoder 결과 4비트 dac 아주대 논회실 basic gates 아주대 논리회로 DAC hex inverter

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"아주대 논리회로" 검색결과 381-400 / 484건

결과 Multiplexer & Demultiplexer

00D11D10D11D10D20D21D21D20D31D30D30D31Y0Y1Y0Y1Comparison & Analysis: 회로를 구성 한 뒤 Enable 단자에 High를 인가 ... S10S10S11S11Y01Y00Y00Y00Y10Y11Y10Y10Y20Y20Y21Y20Y30Y30Y30Y31Comparison & Analysis: 회로를 구성 한 뒤 Enable ... 를 구현 하였고 회로도는 교재를 참고 하였다.4 TIMES 1구조이기 때문에 4개의 입력에 대해 2개의 선택노드를 통하여 4개 중 한 개의 노드만 선택되어 출력노드로 선택된 값이 나오

Non-Ai HUMAN
| 리포트 | 4페이지 | 2,000원 | 등록일 2013.12.26

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실험4 결과보고서 험 4. Multiplexer & Demultiplexer

-buffer에서 enable의 역할에 대하여 배울 수 있었다. 예비보고서를 작성하며 우리는 이 먹스가 어디에 사용되고 그 역할 및 효과에 대하여 배우고 생각할 수 있었다. 논리회로 ... 와 몇 번이고 다시 꼽으며 실험했던 기억이 난다. 실험 후 논리회로 수업을 통하여 tri-state-buffer와 먹스에 대하여 간략히 배웠는데 실험을 통하여 배운 점을 생각하며 응용 ... 하여 다음 회로와 같이 구성한다. 여기서, E가 enable 입력이고 S0, S1은 선택입력, 그리고 D0~D3이 4개의 데이터 입력이다. 다음 표와 같이 입력을 가한 뒤에 출력 Y

Non-Ai HUMAN
| 리포트 | 7페이지 | 1,000원 | 등록일 2013.01.01

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실험7결과[1].Decoder&Encoder

1. 실험 결과2단 2진 카운터회로 SEQ 회로 \* ARABIC 1. 2단 2진 카운터 DecodingCLKAA’BB’A’B’AB’A’BAB그림 SEQ 그림 \* ARABIC ... 었다. 위 회로의 A, A’, B, B’ 단자 중 2개를 조합해서 2-input NAND Gate나 2-input AND gate로 연결하여 디코딩하는 것이 이번 실험의 과정이 ... 카운터회로 SEQ 회로 \* ARABIC 2. 3진 카운터 DecodingCLKAA’BB’A’B’AB’A’B그림 SEQ 그림 \* ARABIC 3. 3진 카운터 Waveform

Non-Ai HUMAN
| 리포트 | 6페이지 | 1,000원 | 등록일 2011.06.27

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실험4예비[1].MUX&DEMUX

역할을 하는 A와 B는 Inverter와 연결된다. 그리고 각 AND gate는 A와 B를 바로 입력회로 SEQ 회로 \* ARABIC 1. MUX받거나 Inverter 후에 입력 ... 출력은 0이다.회로 SEQ 회로 \* ARABIC 2. DEMUXS1S0Y3Y2Y1Y000000D0100D0100D0011D000표 SEQ 표 \* ARABIC 2. DEMUX ... 진리표74HC139: 실험에서 사용할 DEMUX IC로 VCC와 GND를 제외한 14개의 핀으로 이루어져 있다. 위에 회로도에서 D라고 표현한 Data를 Enable핀이라고도 부르

Non-Ai HUMAN
| 리포트 | 8페이지 | 1,000원 | 등록일 2011.06.27

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실험5결과[1].Latch&Flip-Flop

1. 실험 결과예비과제 (1)에서 구한 R-S latch를 구성한 후 출력을 측정하라.회로 SEQ 회로 \* ARABIC 1. Nand gate를 이용한 R-S LatchSRQQ ... . R-S latch 출력파형- 첫번째 실험은 R-S latch 회로를 NAND gate로 직접 구성해보고 그 결과를 알아보는 확인해보는 실험이었다. 보통 인터넷이나 서적에는 NOR ... gate로 만든 R-S latch 회로가 많았는데 NAND gate 로도 만들 수 있다는 것을 확인할 수 있었다. 다만 차이점이라면 NAND gate로 만들 경우, R과 S

Non-Ai HUMAN
| 리포트 | 4페이지 | 1,000원 | 등록일 2011.06.27

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실험7예비.Decoder&Encoder

다.Priority Encoder: 일반 Encoder는 입력이 하나만 들어간다는 전제하에 만들어진 회로지만 실제의 경우 하나가 아닌 경우가 발생할 수도 있다. 여러 개의 입력이 들어왔을 경우 ... 카운터회로 SEQ 회로 \* ARABIC 1. 2단 2진 카운터 Decoding그림 SEQ 그림 \* ARABIC 3. 출력 파형3진 카운터회로 SEQ 회로 \* ARABIC 2 ... . 3진 카운터 Decoding그림 SEQ 그림 \* ARABIC 4. 출력 파형10진 디코더를 갖춘 BCD 카운터회로 SEQ 회로 \* ARABIC 3. Decade Counter

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| 리포트 | 8페이지 | 1,000원 | 등록일 2011.06.27

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아주대로스쿨 2017년도 최종합 자소서

게 되었습니다. 아주대 로스쿨에 입학하여 채권 전문 변호사가 되어 나홀로소송을 하게 될 또 다른 어머니들이 없도록 하고 싶습니다. 그리고 미래엔 각종 장학금, 학비 및 식비지원 ... 하고 하나의 노트에 정리하여 반복 암기하는 것입니다. 이 방법을 통해 전체의 논리를 꿰뚫는 법을 익히고 연습하였습니다.행시1차공부에서 위의 방법을 응용하여 유형별로 문제를 모아 수 ... 회독 반복하여 특정 유형에서 묻고자하는 사고회로를 파악하고자 했습니다. 이 방법으로 몇 차례 떨어지기도 했던 행시1차에서 합격할 수 있었습니다. 이후 2차 행정법을 공부할 때

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| 자기소개서 | 2페이지 | 10,000원 | 등록일 2017.08.30 | 수정일 2020.06.12

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실험9예비[1].DAC&ADC

1. 목 적D/A와 A/D 변환기(Converters) 회로의 구성과 동작 원리에 대해 이해한다.2. 이 론D/A converter기능: Digital 신호를 Analog 신호 ... 시간이 빠르고 회로가 간단한 것이 장점이지만, bit 수가 증가할수록 사용되는 저항의 범위가 너무 넓어지고, 저항들의 정확도가 떨어지면서 정밀도가 낮아지게 되는 단점을 가지게 된다 ... timer가 시작해서 count를 하고, 입력 전압과 톱니파 신호를 비교해서 그 값이 일치하는 순간의 count값을 기록하게 된다.이 방법은 회로의 구성하는데 필요한 IC가 비교

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| 리포트 | 12페이지 | 1,000원 | 등록일 2011.06.27

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실험5예비[1].Latch&Flip-Flop

CKT과 Sequential Logic CKTCombinational Logic CKT는 Gate로만 이루어져 시간의 영향을 받지 않는 회로를 말하며, Sequential ... Logic CKT는 Gate와 저장 기능을 수행하는 메모리 요소(F/F)를 사용한 회로를 말한다.R-S F/F(R-S Latch with Enable)설명R-S Latch 회로 ... 에 Clock 신호를 추가하여 만든 회로로 C가 1일 때는 R-S Latch 회로처럼 동작하고, C가 0일 때는 상태를 유지시킨다. S에 1이 오면 출력인 Q를 다음 순간부터 1로 만들어 주

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| 리포트 | 7페이지 | 1,000원 | 등록일 2011.06.27

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실험 2. CMOS 회로의 전기적 특성(결과)

실험 2. CMOS 회로의 전기적 특성1. 실험 의의inverter회로와 schmitt trigger inverter회로를 구성한 후에 오실로스코프를 이용하여 그래프 도식 ... 한다.Rn과 Rp의 값을 실제 실험상에서 계산해 본다.2. 실험 수행 과정?실험 1) inverter의 입출력 특성 확인? 회로를 구성한다.? 사용하지 않는 입력 핀의 입력 값은 VCC ... 또는 GND로 연결한다.? VCC=4.5V, VIN=4.5V로 설정한다.?실험 2) Schmitt-trigger의 입출력 특성? 회로를 구성한다.? 사용하지 않는 입력 핀의 입력

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| 리포트 | 3페이지 | 1,000원 | 등록일 2012.09.14 | 수정일 2014.01.01

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스톱워치(stop watch) 설계 프로젝트

1. 설계 목표: FPGA를 사용하여 스톱워치를 설계한다.- 입력 : start/stop, rap/reset 버튼 2개로 구성- 출력 : 7segment 5개를 사용하여 분, 초, 초/10 (00:00 .0)를 구현[ 동작 조건 ]1) 초기상태에서 start/stop ..

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| 리포트 | 7페이지 | 5,000원 | 등록일 2013.12.26 | 수정일 2020.12.14

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실험 1. Basic Gates(예비)

논리함수들을 이용하여 구현한다.이들 NOT, AND, OR 함수와 다른 간단한 함수들은 게이트(gate)라 불리는 회로에 의해 표현된다. 게이트는 하나 이상의 신호를 입력 ... 으로 받아들여서 기본 논리함수에 따르는 논리출력을 내보내는 회로를 말한다. 이들 게이트들의 기능 표현은 논리기호, 진리표 그리고 부울식, 그리고 타이밍도와 같은 네 가지 방법으로 나타낸다. ... )' ↔ A'+B' = (AB)'부울 대수 정리는 부울 변수 간의 기본적인 관계에 관한 규칙이 된다. 이러한 정리들을 이용하면 논리 회로들을 다양한 형태로 조작하고 간단하게 할 수 있다.

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| 리포트 | 2페이지 | 1,000원 | 등록일 2012.09.14 | 수정일 2014.01.01

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실험 7. Shift Resister(예비)

으로 같이 동작할 때, 이 묶음을 레지스터라고 한다.예) 2진수로 된 4비트 데이터를 D Flip-Flop 4개에 저장할 때-레지스터를 이용한 회로를 설계/분석할 때는일반적인 순서 ... 회로의 설계/분석과는 조금 다르게 해야 함.-현재까지의 순서회로①상태가 010인지와 같이 D Flip-Flop 안에 저장된 값 자체가 중요.②상태에 따라 동작이 달라짐.-레지스터 ... 회로①레지스터 안의 값 보다는 레지스터 전체적인 동작이 중요②레지스터 값에 따라 동작이 달라지는 경우는 많지 않음.-Flip-Flop의 집합, n비트 레지스터 => n개의 Flip

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| 리포트 | 2페이지 | 1,000원 | 등록일 2012.09.14 | 수정일 2014.01.01

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실험6 결과보고서

+5500000+56000000《Parallel In/Serial Out 회로 구성》《Parallel In/Serial Out 회로 구성에 따른 시뮬레이션》실험 처음 CL단자를 접지시켜 모든 ... +50+50+50060+50+50+5《Serial In/Parallel Out 회로 구성》《Serial In/Parallel Out 회로 구성에 따른 시뮬레이션》SHIFT ... 로 시프트 레지스터A. 기본동작《7496 IC 회로 구성》《7496 IC 시뮬레이션》Shift PulseL0L1L2L3L40OFFOFFONONON1ONOFFOFFONON2

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| 리포트 | 9페이지 | 1,000원 | 등록일 2013.01.01

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실험3 결과보고서 실험 3. Adder & SubtractorLogic gates

실험 3. 가산기와 감산기(Adder & Subtractor)(결과보고서)실험 1예비보고서에서 구상한 반가산기를 구성하고 그 결과를 확인하라.《회 로 구 성 도》위 회로 구성도 ... V1.3 mV0.3 V입 력출 력XYSC*************000< 측 정 값 > < Truth table >실험 결과 위 표와 같이 측정값이 나왔는데, 이 회로는 반가산기 ... 가산기를 구성하고 그 결과를 확인하라.《회 로 구 성 도》위 회로 구성도와 같이 XOR gate(7486)와 AND gate(7408)를 OR gate(7432)를 이용하여 전가산기

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| 리포트 | 7페이지 | 1,000원 | 등록일 2013.01.01

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실험 2. CMOS 회로의 전기적 특성(예비)

실험 2. CMOS 회로의 전기적 특성1. 실험 목적-CMOS 회로의 전기적 특성 이해2. 주요 이론논리 소자는 VIL보다 낮은 범위의 입력 전압은 논리 0으로 인식하며 VIH ... 보다 높은 범위의 입력 전압은 논리 1로 인식한다. VIL보다 높지만 VIH보다 낮은 범위의 입력은 논리 값이 불확실한 구간이므로 이 범위의 전압을 디지털 회로에서 사용하면 그 결과 ... 해야 한다. 이 때 필요한 것이 Schmitt trigger이다.논리 신호가 논리 회로 속을 전파할 때 생기는 지연 시간. 논리 신호의 시간에는, 상승 지연 시간 Trd와 하강 지연

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| 리포트 | 2페이지 | 1,000원 | 등록일 2012.09.14 | 수정일 2014.01.01

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실험7. Shift Register 결과

고찰: 이번 실험은 일반적인 시프트레지스터와 순환 시프트레지스터를 구성해보고 결과를 통해서 이 둘의 특성을 확인하는 것이었다. 지금까지 진행해왔던 실험은 지난학기에 수강했던 논리회로 ... 은 7496 집적회로를 이용해 실험1에서 진행하였던 시프트레지스터의 동작을 확인해보는 실험이었다. 실험1에서는 7476소자(J-K F/F)을 3개(J-K는 6개)를 이용하여 회로를 구성 ... 하였지만 이번 실험에서는 7476 소자 하나만을 이용하여 회로를 구성하여서 좀 더 간단한 회로를 구성할 수 있었다. 이번 실험도 실험1과 마찬가지고 처음 맨 왼쪽에 있는 두 개

Non-Ai HUMAN
| 리포트 | 9페이지 | 1,000원 | 등록일 2012.12.05

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실험8. Counter 결과

동기식 카운터의 회로를 잘 구성했고 그 특징을 잘 확인했다고 볼 수 있다.실험3. 7-segment 표시기를 갖는 BCD 카운터예상결과DCBA10진수점등하는 LED00000a,b,c ... 해준다. 이는 10진수로 0부터 9까지의 수다. 실험 결과를 보면 0000에서 0001, 0010, . . . . , 1001 까지 LED가 켜졌다. 이는 회로를 제대로 구성해서

Non-Ai HUMAN
| 리포트 | 8페이지 | 1,000원 | 등록일 2012.12.05

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실험8. Counter 예비

동작에 관해 실험하고 그 동작원리를 이해한다.2. 이론1) 카운터- 계수능력을 갖는 회로로 입력에 들어오는 펄스의 수를 계수함으로서 컴퓨터가 여러 가지 동작을 수행 하는 데

Non-Ai HUMAN
| 리포트 | 5페이지 | 1,000원 | 등록일 2012.12.05

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실험9. RAM 예비

되어 있는 정보를 주기적으로 재충전해야 하며(refreshing), SRAM의 동작보다 훨씬 복잡하다는 단점이 있다.(4) IC RAMIC RAM은 내부적으로는 배선논리-OR ... 를 갖기 위해 2개 혹은 그 이상의 IC를 쉽게 결합시킬 수 있도록 배선논리(wired logic)를 구성할 수 있다.3. 실험 준비물(1) 오실로스코프 또는 전압계(2) 5V 전압

Non-Ai HUMAN
| 리포트 | 6페이지 | 1,000원 | 등록일 2012.12.05

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