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CMOS 정리2025.11.131. CMOS 기술 CMOS(Complementary Metal-Oxide-Semiconductor)는 반도체 집적회로 제조 기술로, 상보형 금속산화막 반도체를 의미합니다. 낮은 전력 소비, 높은 집적도, 우수한 노이즈 특성을 특징으로 하며, 현대 마이크로프로세서, 메모리, 이미지 센서 등 다양한 전자기기에 광범위하게 적용되고 있는 핵심 반도체 기술입니다. 2. 반도체 공정 반도체 공정은 실리콘 웨이퍼 위에 회로를 형성하는 일련의 제조 과정입니다. CMOS 공정은 NMOS와 PMOS 트랜지스터를 동시에 제작하여 상보형 구조를 만들며...2025.11.13
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디지털집적회로설계 NOR/OR 게이트 레이아웃 설계 및 시뮬레이션2025.11.151. NOR 게이트 레이아웃 설계 NOR 게이트는 트랜지스터 레벨에 따라 설계되었으며, SP 파일을 수정하여 구현되었다. 시뮬레이션 파형 분석을 통해 입력 신호(InA, InB)에 따른 출력(OUTPUT)을 확인하였고, 레이아웃 추출 후 파형이 정상적으로 작동함을 검증했다. 이 과정에서 트랜지스터 배치와 연결 구조의 이해가 중요하며, 정확한 논리 동작을 확인할 수 있었다. 2. OR 게이트 레이아웃 구현 OR 게이트는 NOR 게이트와 인버터(INVERTER)를 조합하여 구현되었다. 두 회로의 레이아웃을 통합하여 설계하였고, 입력 신...2025.11.15
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Semiconductor Device and Design -52025.05.101. Characteristic of transistor 트랜지스터의 특성에 대해 설명합니다. 입력 특성은 출력 전압을 일정하게 유지하면서 입력 전압 변화에 따른 입력 전류의 변화를 나타냅니다. 출력 특성은 일정한 입력 전류에서 출력 전압에 따른 출력 전류의 변화를 나타냅니다. 전류 전달 특성은 출력 전압을 일정하게 유지하면서 입력 전류 변화에 따른 출력 전류의 변화를 나타냅니다. 2. Manufacture of diodes in semiconductor integrated circuits 반도체 집적 회로에서 다이오드 제조 공정에...2025.05.10
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홍익대학교 전자회로(2) H-SPICE 시뮬레이션 보고서2025.04.261. CS Amp 설계 CS Amp 설계 시 전압이득 20 정도를 얻기 위해 M2 NMOS TR의 W/L 크기와 Vb 바이어스 전압을 조절하였다. M2가 Current Source로 동작할 수 있도록 VDS에 따른 전류 변화가 작은 조건을 찾았으며, 전압이득을 높이기 위해 M1 PMOS TR의 W 크기를 조절하였다. 최종적으로 M2의 W/L을 0.6um, Vb를 0.62V로 설정하고 M1의 W를 0.4um로 설정하여 전압이득 22.4를 얻었다. 2. Transient 시뮬레이션 Vin에 1.86V DC 바이어스와 10mV Peak-...2025.04.26
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디지털집적회로설계 실습: 기본 논리게이트 시뮬레이션2025.11.151. INVERTER (인버터) 인버터는 입력 신호를 반전시키는 기본 논리게이트이다. 실습에서 pulse 파형의 입력 신호를 사용하여 시뮬레이션을 수행했으며, 결과 그래프에서 입력과 출력 신호가 정반대의 값을 가지는 것을 확인하여 제대로 구현되었음을 검증했다. 2. NAND 게이트 NAND 게이트는 두 입력 신호가 모두 1일 때만 출력이 0이 되고, 나머지 모든 경우에 출력이 1이 되는 논리게이트이다. 실습에서 INA, INB 입력에 대한 OUT 출력을 분석하여 NAND 게이트의 동작 원리를 파형 그래프로 확인했다. 3. AND 게...2025.11.15
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[전자공학응용실험]실험9 MOSFET 기본특성, 실험10 MOSFET 바이어스 회로_예비레포트(A+)2025.04.291. MOSFET 동작 원리 MOSFET은 Metal Oxide Semiconductor Field Effect Transistor의 약자로, 구조는 금속-산화막-반도체로 이루어져 있다. NMOS는 바디가 p형 기판, 소스와 드레인이 n+로 도핑된 구조이고, PMOS는 바디가 n형 기판, 소스와 드레인이 p+로 도핑된 구조이다. 게이트에 전압이 인가되면 채널이 형성되어 소스에서 드레인으로 전류가 흐르게 된다. MOSFET은 차단 영역, 트라이오드 영역, 포화 영역의 세 가지 동작 영역을 가지며, 각 영역에서의 단자 전압과 전류 관계...2025.04.29
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디지털집적회로설계 - 1bit Full Adder 구현 실습2025.11.151. Full Adder 회로 설계 1bit Full Adder를 Subcircuit 방식으로 구현한 실습 과제입니다. Half Adder와 OR 게이트를 조합하여 Full Adder를 설계했으며, 입력 신호로 Pulse를 사용하여 시뮬레이션을 수행했습니다. 진리표와 비교하여 Sum 출력값이 정확하게 나왔음을 확인했습니다. 이 설계는 향후 다중 비트 Full Adder 구현 시 재사용 가능하도록 모듈화되었습니다. 2. CMOS 기본 게이트 설계 Inverter, NAND, AND, OR, XOR 등의 기본 논리 게이트를 트랜지스터 ...2025.11.15
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디지털집적회로설계 12주차 Full Adder 레이아웃 설계 및 시뮬레이션2025.11.161. Static CMOS Full Adder 설계 Static CMOS Full Adder는 12개의 PMOS, 12개의 NMOS, 2개의 Inverter로 구성된 총 28개의 트랜지스터로 이루어진 회로이다. P/N Ratio를 고려하여 ndc와 pdc의 크기를 설정하였으며, (A+B)*Cin은 2의 크기로 ndc 16칸, pdc 32칸으로 설계하였다. SUM 출력의 경우 ((A+B+Cin)*Cin)은 ndc 16칙, pdc 32칸으로, Cin*A*B는 ndc 24칸, pdc 48칸으로 구성하였다. 2. Subcell을 이용한 F...2025.11.16
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A+ 연세대학교 기초아날로그실험 4주차 예비레포트2025.05.101. PN 접합 반도체는 도체와 부도체 사이에 있는 물질로, 주로 실리콘(Si)이나 저마늄(Ge)으로 이루어져 있다. 순수 반도체에는 자유전자가 없어 전기가 잘 통하지 않는데, 이를 해결하기 위해 13족 또는 15족 원소를 섞어 P형 반도체와 N형 반도체를 만든다. P형 반도체는 양공을, N형 반도체는 자유전자를 주요 캐리어로 사용한다. PN 접합을 하면 전자와 양공이 확산되어 전기장이 형성되며, 이 상태를 평형 상태라고 한다. 순방향 바이어스와 역방향 바이어스에 따라 PN 접합의 전류-전압 특성이 달라진다. 2. 다이오드 다이오드...2025.05.10
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Semiconductor Device and Design2025.05.101. CMOS process design rules CMOS 설계 규칙은 특정 공정을 사용하여 제조할 회로의 물리적 마스크 레이아웃이 준수해야 하는 일련의 기하학적 제약 조건 또는 규칙입니다. 주요 목적은 가능한 한 작은 실리콘 영역을 사용하면서도 전반적인 수율과 신뢰성을 달성하는 것입니다. 이러한 규칙에는 금속 및 폴리-Si 상호 연결과 같은 최소 허용 선폭, 최소 기능 치수, 두 개의 이러한 기능 사이의 최소 허용 간격 등이 포함됩니다. 이러한 설계 규칙은 CMOS 인버터의 NMOS와 PMOS 트랜지스터 사이의 간격을 결정합니다...2025.05.10
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